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上傳時(shí)間： 2013-04-24
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里面是直接的迅雷地址，復(fù)制即可下載。我設(shè)置的下載分?jǐn)?shù)為0，希望能幫大家一點(diǎn)兒小忙。特別鄙視那些加密的人，
標(biāo)簽： PCB 設(shè)計(jì)教程 視頻
上傳時(shí)間： 2013-04-24
上傳用戶：hoperingcong
2013.6.25重新上傳。文件rar壓縮，容量2.19GB。 Cadence Allegro 16.5 crack 修正 破解 方法 支持 windows 7 具體的步驟： . 1、下載SPB16.5下來(lái)后，點(diǎn)setup.exe,先安裝第一項(xiàng)licensemanager，問license時(shí)，單擊cancel，然后finish. . 2、接下來(lái)安裝cadence的product,即第二項(xiàng),直到安裝結(jié)束這個(gè)時(shí)間有點(diǎn)長(zhǎng)裝過以前版本的人都知道. . 3、在任務(wù)管理器中確認(rèn)一下是否有這兩個(gè)進(jìn)程,有就結(jié)束掉,即cdsNameServer.exe和cdsMsgServer.exe,沒有就算了. . 4.把安裝目錄下的SPB_16.5/tools/pspice目錄下的orsimsetup.dll剪切出來(lái)找個(gè)地方先放著不理（待第8步完成后再拷回原來(lái)的地方,如果不用仿真部分刪掉也無(wú)所謂）。 . 5、把pubkey、pubkey1.3.exe和lLicenseManagerPubkey.bat放到Cadence/LicenseManager目錄下并運(yùn)行 . lLicenseManagerPubkey.bat . 6、把破解文件夾crack里的pubkey、pubkey1.3.exe和ToolsPubkey.bat放到Cadence/SPB_16.5/tools目錄下并運(yùn)行 . ToolsPubkey.bat . 7、刪除破解文件夾licens_gen下的license.lic,然后雙擊licgen.bat生成新的license.lic . 8.在電腦開始菜單中的程序里找到cadence文件夾(windows7下),點(diǎn)開 再點(diǎn)開License Manager,運(yùn)行License servers . configuration Unilily,彈出的對(duì)話框中點(diǎn)browes...指向剛才生成的license.lic打開 它(open)再點(diǎn)下一步 . (next),將主機(jī)名改成你的電腦名稱(系統(tǒng)里的主機(jī)名)后點(diǎn)下一步按界面提示直 . 到完成第7步. . 到此,破解完成. . 不必重啟電腦就可運(yùn)行程序(本人只在window7下裝過) . 9、以上順序不要搞反，直到第8便結(jié)束破解,無(wú)需重電腦就可以用了. . 以上根據(jù)rx-78gp02a寫的改編.破解文件到他那去下載. . 以下兩點(diǎn)僅供參考(完成上處8點(diǎn)后接著以下兩條) . 1.在電腦開始菜單中的程序里找到cadence文件夾(windows7下),點(diǎn)開再點(diǎn)開,運(yùn)行License client configuration Unility,不用填什么,點(diǎn)下一步(next),最后點(diǎn)finish,完成這第8步. . 2.在電腦開始菜單中的程序里找到cadence文件夾(windows7下),點(diǎn)開再點(diǎn)開,運(yùn)行Lm Tools,點(diǎn)Config Services項(xiàng),Path to the license file項(xiàng)中,點(diǎn)Browes指向c:/License Manager/license.lic,打開它 (open)再點(diǎn)Save Service. 到此,破解完成.不必重啟電腦就可運(yùn)行程序. 下面是分享的高速下載地址，經(jīng)測(cè)試，帶寬可以跑滿！
標(biāo)簽： Cadence Allegro 16.5 破解版
上傳時(shí)間： 2013-07-23
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針對(duì)嵌入式系統(tǒng)的底層網(wǎng)絡(luò)接口給出了一種由FPGA實(shí)現(xiàn)的以太網(wǎng)控制器的設(shè)計(jì)方法．該控制器能支持10Mbps和100Mbps的傳輸速率以及半雙工和全雙工模式，同時(shí)可提供MII接口，可并通過外接以太網(wǎng)物理層（PHY）芯片來(lái)實(shí)現(xiàn)網(wǎng)絡(luò)接入\r\n
標(biāo)簽： FPGA 嵌入式系統(tǒng) 以太網(wǎng)控制器 底層
上傳時(shí)間： 2013-08-18
上傳用戶：青春給了作業(yè)95
設(shè)計(jì)出優(yōu)秀fpga程序的十條戒律，設(shè)計(jì)指導(dǎo)
上傳時(shí)間： 2013-09-04
上傳用戶：yjj631
protel99元件庫(kù)大全 protel99元件庫(kù)大全是由小編收集整理出的用于protel99元件庫(kù)，包括一些常用的元件庫(kù)，數(shù)量是非常豐富的。 以下是一些常用的protel99元件封裝庫(kù)下載地址及一些相關(guān)知識(shí) protel99、DXP lib元件及封裝庫(kù) protel99se_元件名系表--分立元件庫(kù)中英文對(duì)照 protel99se常用封裝庫(kù)元件&分立元件庫(kù) protel99元件庫(kù) protel99se 元件庫(kù) Protel+DXP常用元件庫(kù) Protel DXP中元件庫(kù)的使用 Protel元件封裝庫(kù)與符號(hào)對(duì)應(yīng)總結(jié)
上傳時(shí)間： 2013-10-25
上傳用戶：zgu489
Protel DXP 2004 SP2下載地址
上傳時(shí)間： 2014-03-26
上傳用戶：feifei0302
提出了一種改進(jìn)的基于直接頻率合成技術(shù)（DDS）的任意波形發(fā)生器在現(xiàn)場(chǎng)可編程門陣列（FPGA）上的實(shí)現(xiàn)方法。首先將三角波、正弦波、方波和升/降鋸齒波的波形數(shù)據(jù)寫入片外存儲(chǔ)器，當(dāng)調(diào)用時(shí)再將相應(yīng)的數(shù)據(jù)移入FPGA的片上RAM，取代分區(qū)塊的將所有類型波形數(shù)據(jù)同時(shí)存儲(chǔ)在片上RAM中的傳統(tǒng)方法；再利用正弦波和三角波的波形在4個(gè)象限的對(duì)稱性以及鋸齒波的線性特性，通過硬件反相器對(duì)波形數(shù)據(jù)和尋址地址值進(jìn)行處理，實(shí)現(xiàn)了以1/4的數(shù)據(jù)量還原出精度不變的模擬信號(hào)，從而將整體的存儲(chǔ)量減小為原始設(shè)計(jì)方案的5%。經(jīng)驗(yàn)證，這種改進(jìn)方法正確可行，能夠大大降低開發(fā)成本。
標(biāo)簽： DDS ROM 任意波形發(fā)生器
上傳時(shí)間： 2013-12-25
上傳用戶：日光微瀾
Hyperlynx仿真應(yīng)用:阻抗匹配.下面以一個(gè)電路設(shè)計(jì)為例，簡(jiǎn)單介紹一下PCB仿真軟件在設(shè)計(jì)中的使用。下面是一個(gè)DSP硬件電路部分元件位置關(guān)系(原理圖和PCB使用PROTEL99SE設(shè)計(jì))，其中DRAM作為DSP的擴(kuò)展Memory(64位寬度，低8bit還經(jīng)過3245接到FLASH和其它芯片)，DRAM時(shí)鐘頻率133M。因?yàn)轭l率較高，設(shè)計(jì)過程中我們需要考慮DRAM的數(shù)據(jù)、地址和控制線是否需加串阻。下面，我們以數(shù)據(jù)線D0仿真為例看是否需要加串阻。模型建立首先需要在元件公司網(wǎng)站下載各器件IBIS模型。然后打開Hyperlynx,新建LineSim File(線路仿真—主要用于PCB前仿真驗(yàn)證)新建好的線路仿真文件里可以看到一些虛線勾出的傳輸線、芯片腳、始端串阻和上下拉終端匹配電阻等。下面，我們開始導(dǎo)入主芯片DSP的數(shù)據(jù)線D0腳模型。左鍵點(diǎn)芯片管腳處的標(biāo)志，出現(xiàn)未知管腳，然后再按下圖的紅線所示線路選取芯片IBIS模型中的對(duì)應(yīng)管腳。 3http://bbs.elecfans.com/ 電子技術(shù)論壇 http://www.elecfans.com 電子發(fā)燒友點(diǎn)OK后退到“ASSIGN Models”界面。選管腳為“Output”類型。這樣，一樣管腳的配置就完成了。同樣將DRAM的數(shù)據(jù)線對(duì)應(yīng)管腳和3245的對(duì)應(yīng)管腳IBIS模型加上(DSP輸出，3245高阻，DRAM輸入)。下面我們開始建立傳輸線模型。左鍵點(diǎn)DSP芯片腳相連的傳輸線，增添傳輸線，然后右鍵編輯屬性。因?yàn)槲覀兪褂盟膶影澹诒韺幼呔€，所以要選用“Microstrip”，然后點(diǎn)“Value”進(jìn)行屬性編輯。這里，我們要編輯一些PCB的屬性，布線長(zhǎng)度、寬度和層間距等，屬性編輯界面如下：再將其它傳輸線也添加上。這就是沒有加阻抗匹配的仿真模型(PCB最遠(yuǎn)直線間距1.4inch，對(duì)線長(zhǎng)為1.7inch)。現(xiàn)在模型就建立好了。仿真及分析下面我們就要為各點(diǎn)加示波器探頭了，按照下圖紅線所示路徑為各測(cè)試點(diǎn)增加探頭：為發(fā)現(xiàn)更多的信息，我們使用眼圖觀察。因?yàn)闀r(shí)鐘是133M，數(shù)據(jù)單沿采樣，數(shù)據(jù)翻轉(zhuǎn)最高頻率為66.7M，對(duì)應(yīng)位寬為7.58ns。所以設(shè)置參數(shù)如下：之后按照芯片手冊(cè)制作眼圖模板。因?yàn)槲覀冏铌P(guān)心的是接收端(DRAM)信號(hào)，所以模板也按照DRAM芯片HY57V283220手冊(cè)的輸入需求設(shè)計(jì)。芯片手冊(cè)中要求輸入高電平VIH高于2.0V，輸入低電平VIL低于0.8V。DRAM芯片的一個(gè)NOTE里指出，芯片可以承受最高5.6V，最低-2.0V信號(hào)(不長(zhǎng)于3ns)：按下邊紅線路徑配置眼圖模板：低8位數(shù)據(jù)線沒有串阻可以滿足設(shè)計(jì)要求，而其他的56位都是一對(duì)一，經(jīng)過仿真沒有串阻也能通過。于是數(shù)據(jù)線不加串阻可以滿足設(shè)計(jì)要求，但有一點(diǎn)需注意，就是寫數(shù)據(jù)時(shí)因?yàn)榇嬖诨貨_，DRAM接收高電平在位中間會(huì)回沖到2V。因此會(huì)導(dǎo)致電平判決裕量較小，抗干擾能力差一些，如果調(diào)試過程中發(fā)現(xiàn)寫RAM會(huì)出錯(cuò)，還需要改版加串阻。
上傳時(shí)間： 2013-11-05
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半導(dǎo)體的產(chǎn)品很多，應(yīng)用的場(chǎng)合非常廣泛，圖一是常見的幾種半導(dǎo)體元件外型。半導(dǎo)體元件一般是以接腳形式或外型來(lái)劃分類別，圖一中不同類別的英文縮寫名稱原文為 PDID：Plastic Dual Inline Package SOP：Small Outline Package SOJ：Small Outline J-Lead Package PLCC：Plastic Leaded Chip Carrier QFP：Quad Flat Package PGA：Pin Grid Array BGA：Ball Grid Array 雖然半導(dǎo)體元件的外型種類很多，在電路板上常用的組裝方式有二種，一種是插入電路板的銲孔或腳座，如PDIP、PGA，另一種是貼附在電路板表面的銲墊上，如SOP、SOJ、PLCC、QFP、BGA。 從半導(dǎo)體元件的外觀，只看到從包覆的膠體或陶瓷中伸出的接腳，而半導(dǎo)體元件真正的的核心，是包覆在膠體或陶瓷內(nèi)一片非常小的晶片，透過伸出的接腳與外部做資訊傳輸。圖二是一片EPROM元件，從上方的玻璃窗可看到內(nèi)部的晶片，圖三是以顯微鏡將內(nèi)部的晶片放大，可以看到晶片以多條銲線連接四周的接腳，這些接腳向外延伸並穿出膠體，成為晶片與外界通訊的道路。請(qǐng)注意圖三中有一條銲線從中斷裂，那是使用不當(dāng)引發(fā)過電流而燒毀，致使晶片失去功能，這也是一般晶片遭到損毀而失效的原因之一。 圖四是常見的LED，也就是發(fā)光二極體，其內(nèi)部也是一顆晶片，圖五是以顯微鏡正視LED的頂端，可從透明的膠體中隱約的看到一片方型的晶片及一條金色的銲線，若以LED二支接腳的極性來(lái)做分別，晶片是貼附在負(fù)極的腳上，經(jīng)由銲線連接正極的腳。當(dāng)LED通過正向電流時(shí)，晶片會(huì)發(fā)光而使LED發(fā)亮，如圖六所示。 半導(dǎo)體元件的製作分成兩段的製造程序，前一段是先製造元件的核心─晶片，稱為晶圓製造；後一段是將晶中片加以封裝成最後產(chǎn)品，稱為IC封裝製程，又可細(xì)分成晶圓切割、黏晶、銲線、封膠、印字、剪切成型等加工步驟，在本章節(jié)中將簡(jiǎn)介這兩段的製造程序。
上傳時(shí)間： 2014-01-20
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