勵磁裝置是同步發(fā)電機的重要控制部件，直接影響電機及電力系統(tǒng)的特性，本文介紹了一種基于DSP(TMS320F2812)微控制器的同步發(fā)電機勵磁調節(jié)器的設計研究。 本文以新型同步發(fā)電機勵磁調節(jié)器的開發(fā)研制為主要內容，首先介紹了同步發(fā)電機勵磁系統(tǒng)的重要作用，然后介紹了常用的DSP 芯片特點與構成，最后著重介紹了新型勵磁調節(jié)器的軟、硬件設計實現(xiàn)方法，給出了硬件原理圖和軟件流程圖。硬件設計主要有交、直流的調理電路的設計，鐵電儲存設計以及通訊電路、D/A 電路等其它外圍電路的具體設計；軟件由主程序和中斷程序構成。其中，主程序主要完成系統(tǒng)的初始化；中斷程序主要完成數(shù)據(jù)的采集和算法實現(xiàn)， PID 調節(jié)、限制保護模塊等部分以及通訊部份等。 本設計充分利用TMS320F2812 芯片的強大的數(shù)據(jù)處理能力和豐富的片內外設及高速的實時控制能力，來完成各功能的實現(xiàn)。
標簽： DSP 數(shù)字式 勵磁調節(jié)器
上傳時間： 2013-05-20
上傳用戶：wsf950131
隨著非線性負載在電網(wǎng)應用中的不斷增加，給電網(wǎng)造成的諧波污染日益嚴重，已成為影響電能質量的重要因素之一。與無源濾波器相比，有源濾波器具有濾波特性好，受電網(wǎng)阻抗影響小，可同時補償諧波和無功等優(yōu)點，所以，有源電力濾波裝置作為一項有效措施，被廣泛地研究和應用。 本文首先介紹了諧波產生及其嚴重的危害性，綜述了國內外電力系統(tǒng)諧波抑制技術的發(fā)展概況以及有源電力濾波器在諧波抑制中的應用前景。闡明了以DSP為核心控制芯片的有源電力濾波器數(shù)字控制系統(tǒng)的特點。介紹了有源電力濾波器的結構和工作原理，在瞬時無功功率理論的基礎上設計了諧波電流的檢測方案，提出了有源電力濾波器全數(shù)字化控制系統(tǒng)的實施方案，包括信號調理、過零檢測、交流采樣、鎖相和濾波等，同時給出部分程序框圖及程序和程序運行結果。為了進行更加深入的理論分析，本文在MATLAB的SIMULINK仿真環(huán)境下建立了有源電力濾波器系統(tǒng)的仿真模型，并對諧波電流檢測方法進行了仿真對比。同時，重點進行了軟件設計，包括數(shù)字鎖相環(huán)、低通濾波器等，程序運行結果取得了令人滿意的效果。 本文以三相并聯(lián)有源電力濾波器為研究對象，設計了基于DSP芯片的數(shù)字化控制方案，該方案用一片DSP芯片TMS320F2812實現(xiàn)諧波指令電流計算和控制環(huán)節(jié)。并詳細介紹了該控制方案的軟件設計。 從目前國外的研究和使用情況來看，有源電力濾波器具有廣闊的應用前景。本題目今后的重點發(fā)展方向是進行實用化研究。
上傳時間： 2013-04-24
上傳用戶：lifangyuan12
勵磁調節(jié)系統(tǒng)是同步發(fā)電機的重要組成部分，對同步發(fā)電機乃至電力系統(tǒng)的安全穩(wěn)定運行有著重要影響。隨著電力系統(tǒng)規(guī)模的不斷增大，系統(tǒng)結構和運行方式日趨復雜，對同步發(fā)電機勵磁控制系統(tǒng)運行的可靠性、穩(wěn)定性、經(jīng)濟性和靈活性提出了更高的要求。本文根據(jù)勵磁調節(jié)器的國內外發(fā)展趨勢，研究開發(fā)了以TMS320F2812芯片為控制核心的同步發(fā)電機DSP勵磁調節(jié)器。 本文首先介紹了數(shù)字勵磁的發(fā)展歷程、特點及應用范圍，然后介紹了同步發(fā)電機勵磁控制系統(tǒng)的國內外發(fā)展狀況及趨勢，提出了基于數(shù)字信號處理器 TMS320F2812 控制的絕緣柵雙極晶體管(IGBT)微機勵磁系統(tǒng)的結構和設計方案。 在詳細解釋功率器件 IGBT 和控制器件TMS320F2812芯片基礎上，提出了勵磁系統(tǒng)的主要硬件設計及軟件實現(xiàn)方法；完成了IGBT勵磁裝置主回路和 IGBT 保護及驅動單元的設計；進行調節(jié)器硬件設計，給出了硬件原理圖和軟件流程圖；利用TMS320F2812芯片強大的數(shù)據(jù)處理能力和豐富的片內外設和高速的實時處理能力，用單片系統(tǒng)結構實現(xiàn)了交流采樣、變速積分 PID控制算法、PWM功率調節(jié)和系統(tǒng)保護等功能。TMS320F2812芯片的引入，大大簡化了勵磁控制器的硬件結構，提高了勵磁系統(tǒng)的抗干擾能力和可靠性。 最后，為驗證所設計的勵磁調節(jié)器的有效性和控制效果，采用 MATLAB 中 SIMULINK 仿真平臺，設計了勵磁控制系統(tǒng)各環(huán)節(jié)的仿真模型。仿真結果表明，采用 TMS320F2812的同步發(fā)電機IGBT勵磁系統(tǒng)具有響應快速、調節(jié)靈敏、控制性能優(yōu)良等特點。
上傳時間： 2013-07-29
上傳用戶：tb_6877751
隨著計算機和微電子技術的飛速發(fā)展，基于數(shù)字信號處理的示波器、信號發(fā)生器、邏輯分析儀和頻譜分析儀等測量儀器已經(jīng)應用到各個領域并且發(fā)揮著重要作用，但這些儀器昂貴的價格阻礙了它們的普遍使用。 本文針對電子測量儀器技術發(fā)展和普及的情況，結合用FPGA實現(xiàn)數(shù)字信號處理的優(yōu)勢，研究一種基于FPGA的輔助性獨立電予測量儀器的軟件系統(tǒng)。這種儀器可以作為數(shù)模混合電路測試和驗證的工具，用來觀察模擬信號波形、數(shù)字信號時序波形、模擬信號的幅度頻譜，也可以用來產生DDS信號。在硬件選擇上，使用具有Altera公司CycloneⅡ器件的平臺來實現(xiàn)單片DSP系統(tǒng)，這種芯片成本低廉、工作速度快、技術兼容性好；在軟件設計上，采用基于FPGA的可編程數(shù)字邏輯設計方法，這種方法具有開發(fā)難度小、功能擴展簡單等優(yōu)點。設計中采用的關鍵技術包括：基于FPGA和IP Core的Verilog HDL設計、數(shù)據(jù)采集、數(shù)據(jù)存儲、數(shù)據(jù)處理以及數(shù)據(jù)波形的實時顯示。對這些技術的研究探討不僅有理論研究價值，在科學實驗和產品設計中同樣具有重要的實用價值。系統(tǒng)的設計以低資源、高性能為目標，設計中采用了科學的模塊劃分、設計與集成的方法，在保持原四種信號處理功能不變的前提下，盡量多的節(jié)約各種FPGA資源，為實現(xiàn)低成本的輔助電子測量儀器提供了可能。
標簽： FPGA 多功能電子 測量系統(tǒng)
上傳時間： 2013-06-05
上傳用戶：love_stanford
函數(shù)發(fā)生器又名任意波形發(fā)生器，是一種常用的信號源，廣泛應用于通信、雷達、導航等現(xiàn)代電子技術領域。信號發(fā)生器的核心技術是頻率合成技術，主要方法有：直接模擬頻率合成、鎖相環(huán)頻率合成（PLL）、直接數(shù)字合成技術（DDS）。DDS是開環(huán)系統(tǒng)，無反饋環(huán)節(jié)，輸出響應速度快，頻率穩(wěn)定度高。因此直接數(shù)字頻率合成技術是目前頻率合成的主要技術之一，其輸出信號具有相對較大的帶寬、快速的相位捷變、極高的相位分辨率和相位連續(xù)等優(yōu)點。本文的主要工作是采用SOPC結合虛擬儀器技術，進行DDS智能函數(shù)發(fā)生器的研制。 本文介紹了虛擬儀器技術的基本理論，簡要闡述了儀器驅動程序、VISA等相關技術。對SOPC技術進行了深入的研究：SOPC技術是基于可編程邏輯器件的可重構片上系統(tǒng)，它作為SOC和CPLD/FPGA相結合的一項綜合技術，結合了兩者的優(yōu)點，集成了硬核或軟核CPU、DSP、鎖相環(huán)、存儲器、I/O接口及可編程邏輯，可以靈活高效地解決SOC方案，而且設計周期短，設計成本低，非常適合本設計的應用。本文還對基于DDS原理的設計方案進行了分析，介紹了DDS的基本理論以及數(shù)學綜合，在研究DDS原理的基礎上，利用SOPC技術，在一片F(xiàn)PGA芯片上實現(xiàn)了整個函數(shù)發(fā)生器的硬件集成。 本文就函數(shù)發(fā)生器的設計制定了整體方案，對軟硬件設計原理及實現(xiàn)方法進行了具體的介紹，包括整個系統(tǒng)的硬件電路，SOPC片上系統(tǒng)和PC端軟件的設計。在設計中，LabVIEW波形編輯軟件和函數(shù)發(fā)生器二者采用異步串口進行通信。利用LabVIEW的強大功能，把波形的編輯，系統(tǒng)的設置放到計算機上完 成，具有人機界面友好、系統(tǒng)升級方便、節(jié)約硬件成本等諸多優(yōu)勢。同時充分利用了FPGA內部大量的邏輯資源，將DDS模塊和微處理器模塊集成到一個單片F(xiàn)PGA上，改變了傳統(tǒng)的系統(tǒng)設計思路。通過對系統(tǒng)仿真和實際測試，結果表明該智能型函數(shù)發(fā)生器不僅能產生理想的輸出信號，還具有集成度高、穩(wěn)定性好和擴展性強等優(yōu)點。關鍵詞：智能型函數(shù)發(fā)生器，虛擬儀器，可編程片上系統(tǒng)，直接數(shù)字合成技術，NiosⅡ處理器。
上傳時間： 2013-07-09
上傳用戶：zw380105939
由于永磁無刷直流電機既具備交流電機結構簡單、運行可靠、維護方便等一系列優(yōu)點，又兼有普通有刷直流電機調速特性好、運行效率高的優(yōu)點，因此它在當今國民經(jīng)濟各個領域得到了越來越廣泛的應用。本文對基于DSP的無刷直流電機控制系統(tǒng)進行了設計和研究。 本論文首先回顧了無刷直流電機的產生、發(fā)展歷程，介紹了目前的熱點研究方向和最新研究成果。 第二章對無刷直流電機的組成環(huán)節(jié)、結構、工作原理、運行特性進行了分析，并且建立了無刷直流電機的數(shù)學模型，對其控制方法進行了討論。同時，DSP控制器由于其高速的處理能力和豐富的片上資源，已經(jīng)廣泛的應用于電機控制領域。 第三章介紹了TI的高性能DSP芯片 TMS320LF2407A的結構和性能，提出了基于 TMS320LF2407A 的 BLDCM 的控制方案，并且對系統(tǒng)的相關環(huán)節(jié)進行了討論和分析。 第四、五兩章分別完成了硬件和軟件的設計。此系統(tǒng)是基于PWM技術和PID算法的雙閉環(huán)控制系統(tǒng)。硬件電路包括了控制電路、主電路、檢測電路、保護電路幾個部分；軟件采用模塊化的編程思想，編制了各程序模塊的控制流程圖，并論述了其實現(xiàn)方面的若干問題。 第六章給出了系統(tǒng)的仿真實驗結果及分析。 第七章對全文內容進行了總結，并對無刷直流電機控制系統(tǒng)提出了展望。
標簽： DSP 無刷直流電機 控制系統(tǒng)
上傳時間： 2013-04-24
上傳用戶：xiaoxiang
數(shù)字信息時代帶來了“信息大爆炸”，使數(shù)據(jù)量大增，而數(shù)字圖像數(shù)據(jù)更是如此，如果不對圖像數(shù)據(jù)進行有效的壓縮，那么圖像信息的存儲與傳輸將無法進行。顯然，尋求一種高效的圖像壓縮系統(tǒng)具有很大的現(xiàn)實意義。 本文基于大規(guī)模現(xiàn)場可編程邏輯陣列(FPGA)和高速數(shù)字信號處理器(DSP)協(xié)同作業(yè)，來完成實時圖像處理的系統(tǒng)設計。出于對系統(tǒng)設計上的性能和功耗方面的考慮，系統(tǒng)中FPGA 選用的是ALTERA公司的Cyclone系列芯片EP1C12Q240C8，DSP選用的是TI公司的55x系列芯片TMS320VC5502。該系統(tǒng)集圖像采集、壓縮、顯示和存儲功能于一體，其中DSP為主處理器負責圖像處理，F(xiàn)PGA為協(xié)處理器負責系統(tǒng)的所有數(shù)字邏輯控制。FPGA和DSP的工作之間形成流水，并且借助于一片雙口RAM(CY7C025AV-15AI)完成兩者的通訊。結合FPGA和DSP自身的特點，本文提出一種新穎的信息通信方式，借助于一片雙口RAM，其內部按其存儲空間等分兩塊，利用乒乓技術完成對高速實時的圖像數(shù)據(jù)緩沖。 該系統(tǒng)從視頻采集、傳輸、壓縮到圖像存儲等整個過程的工作，分別由FPGA和DSP承擔。充分考慮到它們自身的優(yōu)缺點，在滿足系統(tǒng)實時性要求的同時，結構靈活，便于以后的擴展與升級。結果表明，在TMS320VC5502實現(xiàn)了對采集圖像的JPEG壓縮，效果良好且滿足了實時性的要求，因此系統(tǒng)的功能得到了總體上的驗證。 關鍵詞：圖像處理；FPGA；DSP；JPEG
上傳時間： 2013-06-11
上傳用戶：hjshhyy
高性能ADC產品的出現(xiàn)，給混合信號測試領域帶來前所未有的挑戰(zhàn)。并行ADC測試方案實現(xiàn)了多個ADC測試過程的并行化和實時化，減少了單個ADC的平均測試時間，從而降低ADC測試成本。 本文實現(xiàn)了基于FPGA的ADC并行測試方法。在閱讀相關文獻的基礎上，總結了常用ADC參數(shù)測試方法和測試流程。使用FPGA實現(xiàn)時域參數(shù)評估算法和頻域參數(shù)評估算法，并對2個ADC在不同樣本數(shù)條件下進行并行測試。 通過在FPGA內部實現(xiàn)ADC測試時域算法和頻域算法相結合的方法來搭建測試系統(tǒng)，完成音頻編解碼器WM8731L的控制模式接口、音頻數(shù)據(jù)接口、ADC測試時域算法和頻域算法的FPGA實現(xiàn)。整個測試系統(tǒng)使用Angilent 33220A任意信號發(fā)生器提供模擬激勵信號，共用一個FPGA內部實現(xiàn)的采樣時鐘控制模塊。并行測試系統(tǒng)將WM8731.L片內的兩個獨立ADC的串行輸出數(shù)據(jù)分流成左右兩通道，并對其進行串并轉換。然后對左右兩個通道分別配置一個FFT算法模塊和時域算法模塊，并行地實現(xiàn)了ADC參數(shù)的評估算法。 在樣本數(shù)分別為128和4096的實驗條件下，對WM8731L片內2個被測.ADC并行地進行參數(shù)評估，被測參數(shù)包括增益GAIN、偏移量OFFSET、信噪比SNR、信號與噪聲諧波失真比SINAD、總諧波失真THD等5個常用參數(shù)。實驗結果表明，通過在FPGA內配置2個獨立的參數(shù)計算模塊，可并行地實現(xiàn)對2個相同ADC的參數(shù)評估，減小單個ADC的平均測試時間。 FPGA片內實時評估算法的實現(xiàn)節(jié)省了測試樣本傳輸至自動測試機PC端的時間。而且只需將HDL代碼多次復制，就可實現(xiàn)多個被測ADC在同一時刻并行地被評估，配置靈活。基于FPGA的ADC并行測試方法易于實現(xiàn)，具有可行性，但由于噪聲的影響，測試精度有待進一步提高。該方法可用于自動測試機的混合信號選項卡或測試子系統(tǒng)。 關鍵詞：ADC測試；并行；參數(shù)評估；FPGA；FFT
上傳時間： 2013-07-11
上傳用戶：tdyoung
隨著中國二代導航系統(tǒng)的建設，衛(wèi)星導航的應用將普及到各個行業(yè)，具有自主知識產權的衛(wèi)星導航接收機的研究與設計是該領域的一個研究熱點。在接收機的設計中，對于成熟技術將利用ASIC芯片進行批量生產，該芯片是專用芯片，一旦制造成型不能改變。但是對于正在研究的接收機技術，特別是在需要利用接收機平臺進行提高接收機性能研究時，利用FPGA通用可編程門陣列芯片是非常方便的。在FPGA上的研究成果，一旦成熟可以很方便的移植到ASIC芯片，進行批量生產。本課題就是基于FPGA研究GPS并行捕獲技術的硬件電路，著重進行了其中一個捕獲通道的設計和實現(xiàn)。 GPS信號捕獲時間是影響GPS接收機性能的一個關鍵因素，尤其是在高動態(tài)和實時性要求高的應用中或者對弱GPS信號的捕獲方面。因此，本文在滑動相關法基礎上引出了基于FFT的并行快速捕獲方法，采用自頂向下的方法對系統(tǒng)進行總體功能劃分和結構設計，并采用自底向上的方法對系統(tǒng)進行功能實現(xiàn)和驗證。 本課題以Xilinx公司的Spartan3E開發(fā)板為硬件開發(fā)平臺，以ISE9.2i為軟件開發(fā)平臺，采用Verilog HDL編程實現(xiàn)該系統(tǒng)。并利用Nemerix公司的GPS射頻芯片NJ1006A設計制作了GPS中頻信號產生平臺。該平臺可實時地輸出采樣頻率為16.367MHz的GPS數(shù)字中頻信號。 本課題主要是基于采樣率變換和FFT實現(xiàn)對GPS C/A碼的捕獲。該算法利用平均采樣的方法，將信號的采樣率降低到1.024 MHz，在低采樣率下利用成熟的1024點FFT IP核對C/A碼進行粗捕，給出GPS信號的碼相位(精度大約為1/4碼片)和載波的多普勒頻率，符合GPS后續(xù)跟蹤的要求。 同時，由于FFT算法是以資源換取時間的方法來提高GPS捕獲速度的，所以在設計時，合理地采用FPGA設計思想與技巧優(yōu)化系統(tǒng)。基于實用性的要求，詳細的給出了基于FFT的GPS并行捕獲各個模塊的實現(xiàn)原理、實現(xiàn)結構以及仿真結果。并達到降低系統(tǒng)硬件資源，能夠快速、高效地實現(xiàn)對GPS C/A碼捕獲的要求。 本研究是導航研究所承擔的國家863課題“利用多徑信號提高GNSS接收機性能的新技術研究”中關于接收機信號捕獲算法的一部分，對接收機的設計具有一定的參考價值。
上傳時間： 2013-07-22
上傳用戶：user08x
擴頻通信技術因為具有較強的抗干擾、抗噪聲、抗多徑衰落能力、較好的保密性、較強的多址能力和高精度測量等優(yōu)點，在軍事抗干擾和個人通信業(yè)務中得到了很大的發(fā)展。尤其是基于擴頻理論的CDMA通信技術成為國際電聯(lián)規(guī)定的第三代移動通信系統(tǒng)的主要標準化建議后，標志著擴頻通信技術在民用通信領域的應用進入了新階段。 近年來，隨著微電子技術和電子設計自動化(EDA)技術的迅速發(fā)展，以FPGA和CPLD為代表的可編程邏輯器件憑借其設計方便靈活等特點廣泛應用于數(shù)字信號處理領域。 本論文正是采用基于FPGA硬件平臺來實現(xiàn)了一個直接序列擴頻通信基帶系統(tǒng)，該系統(tǒng)的實現(xiàn)涉及擴頻通信和有關FPGA的相關知識，以及實現(xiàn)這些模塊的VHDL硬件描述語言和QuartusⅡ開發(fā)平臺，目標是實現(xiàn)一個集成度高、靈活性強、并具有較強的數(shù)據(jù)處理能力的擴頻通信基帶系統(tǒng)。 本論文中首先對擴頻通信的基礎理論做了探討，著重對直序擴頻的理論進行了分析；其次根據(jù)理論分析，設計了全數(shù)字直接序列擴頻基帶系統(tǒng)的結構，完成了擴頻序列的產生、信息碼的輸入和擴頻。重點完成了對基帶擴頻信號的相關解擴和幾種同步捕獲電路的設計，將多種專用芯片的功能集成在一片大規(guī)模FPGA芯片上。在論文中列出了部分模塊的VHDL程序，并在QuartusⅡ仿真平臺上完成各部分模塊的功能仿真。
上傳時間： 2013-04-24
上傳用戶：chenjjer
