隨著現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)在工業(yè)中的廣泛應(yīng)用,使得基于FPGA數(shù)字信號(hào)處理的實(shí)現(xiàn)在雷達(dá)信號(hào)處理中有著重要地位。模型化設(shè)計(jì)是一種自頂向下的面向FPGA的快速原型驗(yàn)證法,它不僅降低了FPGA設(shè)計(jì)門(mén)檻,而且縮短了開(kāi)發(fā)周期,提高了設(shè)計(jì)效率。這使得FPGA模型化設(shè)計(jì)成為了FPGA系統(tǒng)設(shè)計(jì)的發(fā)展趨勢(shì)。本文針對(duì)常見(jiàn)雷達(dá)信號(hào)處理模塊的FPGA模型化實(shí)現(xiàn),在以下幾個(gè)方面展開(kāi)研究:首先對(duì)基于FPGA的模型化設(shè)計(jì)方法進(jìn)行了研究,給出了模型化設(shè)計(jì)方法的發(fā)展現(xiàn)狀和趨勢(shì),并對(duì)本文中使用的模型化設(shè)計(jì)方法的軟件工具System Generator和AccelDSP進(jìn)行了介紹。其次使用這兩種軟件工具對(duì)FIR濾波器進(jìn)行了模型化設(shè)計(jì)并同RTL(寄存器傳輸級(jí))設(shè)計(jì)方法進(jìn)行對(duì)比,全面分析了模型化設(shè)計(jì)方法和RTL設(shè)計(jì)方法的優(yōu)缺點(diǎn)。然后在簡(jiǎn)明闡述雷達(dá)信號(hào)處理原理的基礎(chǔ)上,使用System Generator對(duì)數(shù)字下變頻(DDC)、脈沖壓縮、動(dòng)目標(biāo)顯示(MTI)及恒虛警(CFAR)處理等雷達(dá)信號(hào)處理模塊進(jìn)行了自頂向下的模型化設(shè)計(jì)。在Simulink中進(jìn)行了功能仿真驗(yàn)證,生成了HDL代碼,并在Xilinx FPGA中進(jìn)行了RTL的時(shí)序仿真分析。關(guān)鍵詞:雷達(dá)信號(hào)處理 FPGA 模型化設(shè)計(jì) System Generator AccelDSP
標(biāo)簽: FPGA 模型 雷達(dá)信號(hào)
上傳時(shí)間: 2013-07-25
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·基于TMS320C5402芯片DSK平臺(tái)的諧波測(cè)量與分析
標(biāo)簽: C5402 320C 5402 TMS
上傳時(shí)間: 2013-06-17
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·基于DSP的自動(dòng)尋跡智能小車(chē)的設(shè)計(jì)
標(biāo)簽: DSP 自動(dòng) 智能小車(chē)
上傳時(shí)間: 2013-04-24
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·基于Opencv與VC環(huán)境的視頻采集圖像濾波與角點(diǎn)檢測(cè)運(yùn)動(dòng)跟蹤
標(biāo)簽: Opencv VC環(huán)境 視頻采集 圖像濾波
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基于FPGA數(shù)字頻率計(jì)的實(shí)現(xiàn),文中有所有的源代碼,僅供參考。
標(biāo)簽: FPGA 數(shù)字頻率計(jì)
上傳時(shí)間: 2013-08-05
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基于FPGA流水線CPU控制器的設(shè)計(jì)與實(shí)現(xiàn):在FPGA上設(shè)計(jì)并實(shí)現(xiàn)了一種具有MIPS風(fēng)格的CPU硬布線控制器。
標(biāo)簽: FPGA CPU MIPS 控制器
上傳時(shí)間: 2013-08-06
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基于Altium Designer 6.0的FPGA開(kāi)發(fā)
標(biāo)簽: Designer Altium FPGA 6.0
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VHDL 基于FPGA 和VGA 接口的應(yīng)用設(shè)計(jì)
標(biāo)簽: VHDL FPGA VGA 接口
上傳時(shí)間: 2013-08-09
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是基于FPGA高速設(shè)計(jì)指導(dǎo)的一篇文章,很好的!
標(biāo)簽: FPGA 高速設(shè)計(jì)
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基于等精度測(cè)量原理的頻率計(jì),AT89S52和CPLD,有詳細(xì)注釋。測(cè)量準(zhǔn)確。
標(biāo)簽: 等精度 測(cè)量原理 頻率計(jì)
上傳時(shí)間: 2013-08-18
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