<li id="em0as"></li> 本文從AES的算法原理和基于ARM核嵌入式系統(tǒng)的開發(fā)著手，研究了AES算法的設(shè)計原則、數(shù)學(xué)知識、整體結(jié)構(gòu)、算法描述以及AES存住的優(yōu)點利局限性。 針對ARM核的體系結(jié)構(gòu)及特點，對AES算法進行了優(yōu)化設(shè)計，提出了從AES算法本身和其結(jié)構(gòu)兩個方面進行優(yōu)化的方法，在算法本身優(yōu)化方面是把加密模塊中的字節(jié)替換運算、列混合運算和解密模塊中的逆列混合運算中原來的復(fù)雜的運算分別轉(zhuǎn)換為簡單的循環(huán)移位、乘和異或運算。在算法結(jié)構(gòu)優(yōu)化方面是在輸入輸山接口上采用了4個32位的寄存器對128bits數(shù)據(jù)進行了并行輸入并行輸出的優(yōu)化設(shè)計；在密鑰擴展上的優(yōu)化設(shè)計是采用內(nèi)部擴展，即在進行每一輪的運算過程的同時算出下一輪的密鑰，并把下一輪的密鑰暫存在SRAM里，使得密鑰擴展與加/解密運算并行執(zhí)行；加密和解密優(yōu)化設(shè)計是將輪函數(shù)查表操作中的四個操作表查詢工作合并成一個操作表查詢工作，同時為了使加密代碼在解密代碼中可重用，節(jié)省硬件資源，在解密過程中采用了與加密相一致的過程順序。 根據(jù)上述的優(yōu)化設(shè)計，基于ARM核嵌入式系統(tǒng)的ADS開發(fā)環(huán)境，提出了AES實現(xiàn)的軟硬件方案、AES加密模塊和解密模塊的實現(xiàn)方案以及測試方案，總結(jié)了基于ARM下的高效編程技巧及混合接口規(guī)則，在集成開發(fā)環(huán)境下對算法進行了實現(xiàn)，分別得出了初始密鑰為128bits、192bits和256bits下的加密與解密的結(jié)果，并得劍了正確驗證。在性能測試的過程中應(yīng)用編譯器的優(yōu)化選項和其它優(yōu)化技巧優(yōu)化了算法，使算法具有較高的加密速度。
標(biāo)簽： ARM AES 嵌入式系統(tǒng) 算法優(yōu)化
上傳時間： 2013-04-24
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隨著現(xiàn)場可編程門陣列(FPGA)在工業(yè)中的廣泛應(yīng)用，使得基于FPGA數(shù)字信號處理的實現(xiàn)在雷達信號處理中有著重要地位。模型化設(shè)計是一種自頂向下的面向FPGA的快速原型驗證法，它不僅降低了FPGA設(shè)計門檻，而且縮短了開發(fā)周期，提高了設(shè)計效率。這使得FPGA模型化設(shè)計成為了FPGA系統(tǒng)設(shè)計的發(fā)展趨勢。本文針對常見雷達信號處理模塊的FPGA模型化實現(xiàn)，在以下幾個方面展開研究：首先對基于FPGA的模型化設(shè)計方法進行了研究，給出了模型化設(shè)計方法的發(fā)展現(xiàn)狀和趨勢，并對本文中使用的模型化設(shè)計方法的軟件工具System Generator和AccelDSP進行了介紹。其次使用這兩種軟件工具對FIR濾波器進行了模型化設(shè)計并同RTL(寄存器傳輸級)設(shè)計方法進行對比，全面分析了模型化設(shè)計方法和RTL設(shè)計方法的優(yōu)缺點。然后在簡明闡述雷達信號處理原理的基礎(chǔ)上，使用System Generator對數(shù)字下變頻(DDC)、脈沖壓縮、動目標(biāo)顯示(MTI)及恒虛警(CFAR)處理等雷達信號處理模塊進行了自頂向下的模型化設(shè)計。在Simulink中進行了功能仿真驗證，生成了HDL代碼，并在Xilinx FPGA中進行了RTL的時序仿真分析。關(guān)鍵詞：雷達信號處理 FPGA 模型化設(shè)計 System Generator AccelDSP
上傳時間： 2013-07-25
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·基于TMS320C5402芯片DSK平臺的諧波測量與分析
上傳時間： 2013-06-17
上傳用戶：gundamwzc
·詳細(xì)說明：使用凌陽單片機的多命令語音識別范例- The use insults the positive monolithic integrated circuit the multi- orders speech recognition model 文件列表: Recognise_SD ............\bsrSD.h ............\
上傳時間： 2013-04-24
上傳用戶：moshushi0009
·基于Opencv與VC環(huán)境的視頻采集圖像濾波與角點檢測運動跟蹤
標(biāo)簽： Opencv VC環(huán)境 視頻采集 圖像濾波
上傳時間： 2013-04-24
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基于FPGA數(shù)字頻率計的實現(xiàn)，文中有所有的源代碼，僅供參考。
標(biāo)簽： FPGA 數(shù)字頻率計
上傳時間： 2013-08-05
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基于FPGA流水線CPU控制器的設(shè)計與實現(xiàn)：在FPGA上設(shè)計并實現(xiàn)了一種具有MIPS風(fēng)格的CPU硬布線控制器。
上傳時間： 2013-08-06
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基于Altium Designer 6.0的FPGA開發(fā)
標(biāo)簽： Designer Altium FPGA 6.0
上傳時間： 2013-08-08
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VHDL 基于FPGA 和VGA 接口的應(yīng)用設(shè)計
上傳時間： 2013-08-09
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大型設(shè)計中FPGA的多時鐘設(shè)計策略,希望有需要的人喜歡
上傳時間： 2013-08-14
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