一般由信源發(fā)出的數(shù)字基帶信號含有豐富的低頻分量，甚至直流分量，這些信號往往不宜直接用于傳輸，易產(chǎn)生碼間干擾進(jìn)而直接影響傳輸?shù)目煽啃裕蚨獙ζ溥M(jìn)行編碼以便傳輸。傳統(tǒng)的井下信號在傳輸過程中普遍采用曼徹斯特碼的編解碼方式，而該方式的地面解碼電路復(fù)雜。FPGA(現(xiàn)場可編程門陣列)作為一種新興的可編程邏輯器件，具有較高的集成度，能將編解碼電路集成在一片芯片上，而HDB3碼(三階高密度雙極性碼)具有解碼規(guī)則簡單，無直流，低頻成份少，可打破長連0和提取同步方便等優(yōu)點(diǎn)。基于上述情況，本文提出了基于FPGA的}tDB3編譯碼設(shè)計(jì)方案。 該研究的總體設(shè)計(jì)方案包括用MATLAB進(jìn)行HDB3編譯碼算法的驗(yàn)證，基于FPGA的HDB3碼編譯碼設(shè)計(jì)與仿真，結(jié)果分析與比較三大部分。為了保證該設(shè)計(jì)的可靠性，首先是進(jìn)行編譯碼的算法驗(yàn)證；其次通過在FPGA的集成設(shè)計(jì)環(huán)境QuartusⅡ軟件中完成HDB3碼的編譯、綜合、仿真等步驟，通過下載電纜下載到特定的FPGA芯片上，用邏輯分析儀進(jìn)行時序仿真；最后將算法驗(yàn)證結(jié)果與仿真結(jié)果作一對比，分析該研究的可行性與可靠性。 研究表明，基于FPGA的HDB3編譯碼設(shè)計(jì)具有體積小，譯碼簡單，編程靈活，集成度高，可靠等優(yōu)點(diǎn)。
上傳時間： 2013-04-24
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使用Java語言有非常多的好處，如安全的對象引用、語言級支持多線程和跨平臺等特性。但是嵌入式系統(tǒng)中Java語言的應(yīng)用卻很少見，這是由于Java如下兩方面的不足： (1)Java虛擬機(jī)實(shí)現(xiàn)需要大量的硬件資源；(2)Java語言的運(yùn)行時間不可預(yù)測。 為此，本論文將實(shí)現(xiàn)一個能夠應(yīng)用在低端FPGA器件的實(shí)時Java虛擬機(jī)。論文的主要創(chuàng)新點(diǎn)如下： 1．使用基于堆棧的RISC模型處理器實(shí)現(xiàn)CISC模型的JVM； 2．處理器微指令無任何相關(guān)性； 3．所設(shè)計(jì)的JVM能使Java程序擁有足夠的底層訪問能力。 論文的主要內(nèi)容和工作如下： 1．制定基于堆棧的RISC結(jié)構(gòu)處理器各級結(jié)構(gòu)。 2．設(shè)計(jì)簡潔高效的處理器微指令，并且微指令能夠滿足字節(jié)碼的需要。 3．制定Java字節(jié)碼到處理器代碼的轉(zhuǎn)換關(guān)系和快速轉(zhuǎn)換結(jié)構(gòu)。 4．設(shè)計(jì)中使用高速緩存，提高運(yùn)行速度。 5．優(yōu)化堆棧的硬件結(jié)構(gòu)，使得出棧入棧操作更加簡潔快速。 6．設(shè)計(jì)一系列的本地方法，使得Java程序能夠直接訪問底層資源。 7．將Java類庫使用本地方法實(shí)現(xiàn)。 8．自定義程序在內(nèi)存中的結(jié)構(gòu)，并使用裝載工具實(shí)現(xiàn)。 9．制定處理外圍數(shù)據(jù)處理機(jī)制，如IO和內(nèi)存接口10．制定中斷處理方式，并且實(shí)現(xiàn)軟中斷的機(jī)制。
上傳時間： 2013-06-11
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JPEG是聯(lián)合圖像專家組(Joint Picture Expert Group)的英文縮寫，是國際標(biāo)準(zhǔn)化組織(ISO)和CCITT聯(lián)合制定的靜態(tài)圖像壓縮編碼標(biāo)準(zhǔn)。JPEG的基于DCT變換有損壓縮具有高壓縮比特點(diǎn)，被廣泛應(yīng)用在數(shù)據(jù)量極大的多媒體以及帶寬資源寶貴的網(wǎng)絡(luò)程序中。 動態(tài)圖像的JPEG編解碼處理要求圖像恢復(fù)質(zhì)量高、實(shí)時性強(qiáng)，本課題就是針對這兩個方面的要求展開的研究。該系統(tǒng)由圖像編碼服務(wù)器端和圖像解碼客戶端組成。其中，服務(wù)器端實(shí)時采集攝像頭傳送的動態(tài)圖像，進(jìn)行JPEG編碼，通過網(wǎng)絡(luò)傳送碼流到客戶端；客戶端接收碼流，經(jīng)過JPEG解碼，恢復(fù)出原始圖像送VGA顯示。設(shè)計(jì)結(jié)果完全達(dá)到了實(shí)時性的要求。 本文從系統(tǒng)實(shí)現(xiàn)的角度出發(fā)，首先分析了系統(tǒng)開發(fā)平臺，介紹FPGA的結(jié)構(gòu)特點(diǎn)以及它的設(shè)計(jì)流程和指導(dǎo)原則；然后從JPEG圖像壓縮技術(shù)發(fā)展的歷程出發(fā)，分析JPEG標(biāo)準(zhǔn)實(shí)現(xiàn)高壓縮比高質(zhì)量圖像處理的原理；針對FPGA在算法實(shí)現(xiàn)上的特點(diǎn)，以及JPEG算法處理的原理，按照編碼和解碼順序，研究設(shè)計(jì)了基于改進(jìn)的DA算法的FDCT和IDCT變換，以及按發(fā)生頻率進(jìn)行優(yōu)化的霍夫曼查找表結(jié)構(gòu)，并且從系統(tǒng)整體上對JPEG編解碼進(jìn)行簡化，以提高系統(tǒng)的處理性能。最后，通過分析Nios嵌入式微處理器可定制特性，根據(jù)SOPC Builder中Avalon總線的要求，把圖像采集，JPEG圖像壓縮和網(wǎng)絡(luò)傳輸轉(zhuǎn)變成用戶自定義模塊，在SOPC Builder下把用戶自定義模塊添加到系統(tǒng)中，由Nios嵌入式軟核的控制下運(yùn)行，在FPGA芯片上實(shí)現(xiàn)整個JPEG實(shí)時圖像編解碼系統(tǒng)(soc)。 在FPGA上實(shí)現(xiàn)硬件模塊化的JPEG算法，具有造價低功耗低，性能穩(wěn)定，圖像恢復(fù)后質(zhì)量高等優(yōu)點(diǎn)，適用于精度要求高且需要對圖像進(jìn)行逐幀處理的遠(yuǎn)程微小目標(biāo)識別和跟蹤系統(tǒng)中以及廣電系統(tǒng)中前期的非線性編輯工作以及數(shù)字電影的動畫特技制作，對降低成本和提高圖像處理速度兩方面都有非常重大的現(xiàn)實(shí)意義。通過在FPGA上實(shí)現(xiàn)JPEG編解碼，進(jìn)一步探索FPGA在數(shù)字圖像處理上的優(yōu)勢所在，深入了解進(jìn)行此類硬件模塊設(shè)計(jì)的技術(shù)特點(diǎn)，是本課題的重要學(xué)術(shù)意義所在。
標(biāo)簽： FPGA JPEG 實(shí)時圖像 編解碼
上傳時間： 2013-04-24
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隨著信息技術(shù)的發(fā)展，數(shù)字信號的采集與處理在科學(xué)研究、工業(yè)生產(chǎn)、航空航天、醫(yī)療衛(wèi)生等部門得到越來越廣泛的應(yīng)用，這些應(yīng)用中對數(shù)字信號的傳輸速度提出了比較高的要求。傳統(tǒng)的基于ISA總線的信號傳輸效率低，嚴(yán)重制約著系統(tǒng)性能的提高。 PCI總線以其高性能、低成本、開放性、軟件兼容性等眾多優(yōu)點(diǎn)成為當(dāng)今最流行的計(jì)算機(jī)局部總線。但是，由于PCI總線硬件接口復(fù)雜、不易于接入、協(xié)議規(guī)范比較繁瑣等缺點(diǎn)，常常需要專用的接口芯片作為橋接，為了解決這一系列問題，本文提出了一種基于FPGA的PCI總線接口橋接邏輯的實(shí)現(xiàn)方案，支持PCI突發(fā)訪問方式，突發(fā)長度為8至128個雙字長度，核心FPGA芯片采用ALTERA公司的CYCLONE FPGA系列的EP1C6Q240C8，容量為6000個邏輯宏單元，速度為-8，編譯后系統(tǒng)速度可以達(dá)到80MHz，取得了良好的效果。 基于FPGA的PCI總線接口橋接邏輯的核心是PCI接口模塊。在硬件方面，特別討論了PCI接口模塊、地址轉(zhuǎn)換模塊、數(shù)據(jù)緩沖模塊、外部接口模塊和SRAM DMA控制模塊等五個功能模塊的設(shè)計(jì)方案和硬件電路實(shí)現(xiàn)方法，著重分析了PCI接口模塊的數(shù)據(jù)傳輸方式，采用模塊化的方法設(shè)計(jì)了內(nèi)部控制邏輯，并進(jìn)行了相關(guān)的時序仿真和邏輯驗(yàn)證，硬件需要軟件的配合才能實(shí)現(xiàn)其功能，因此設(shè)備驅(qū)動程序的設(shè)計(jì)是一個重要部分，論文研究了Windows XP體系結(jié)構(gòu)下的WDM驅(qū)動模式的組成、開發(fā)設(shè)備驅(qū)動程序的工具以及開發(fā)系統(tǒng)實(shí)際硬件的設(shè)備驅(qū)動程序時的一些關(guān)鍵技術(shù)。 本文最后利用基于FPGA的PCI總線接口橋接邏輯中的關(guān)鍵技術(shù)，對PCI數(shù)據(jù)采集卡進(jìn)行了整體方案的設(shè)計(jì)。該系統(tǒng)采用Altera公司的cyclone Ⅱ系列FPGA實(shí)現(xiàn)。
上傳時間： 2013-05-22
上傳用戶：彭玖華
現(xiàn)代通信系統(tǒng)要求通信距離遠(yuǎn)、通信容量大、傳輸質(zhì)量好。作為其關(guān)鍵技術(shù)之一的調(diào)制解調(diào)技術(shù)一直是人們研究的一個重要方向。用FPGA實(shí)現(xiàn)調(diào)制解調(diào)器具有體積小、功耗低、集成度高、可軟件升級、抗干擾能力強(qiáng)的特點(diǎn)，符合未來通信技術(shù)發(fā)展的方向。論文從以下幾個方面討論和實(shí)現(xiàn)了基于FPGA的調(diào)制解調(diào)系統(tǒng)。 論文首先介紹了調(diào)制解調(diào)系統(tǒng)的發(fā)展現(xiàn)狀及FPGA的相關(guān)知識。然后介紹了幾種常見的相位調(diào)制解調(diào)方式，重點(diǎn)是QDPSK調(diào)制解調(diào)系統(tǒng)的理論算法。 論文重點(diǎn)介紹了QDPSK解調(diào)調(diào)制系統(tǒng)的具體實(shí)現(xiàn)。首先，在在MATLAB環(huán)境下對系統(tǒng)里的每個子模塊完成了功能仿真，并取得滿意的仿真結(jié)果；其次，在QDPSK調(diào)制解調(diào)系統(tǒng)功能仿真正確的基礎(chǔ)上，對每個模塊的功能編寫C++算法，并且驗(yàn)證了算法的正確性和可實(shí)現(xiàn)性；最后，在altera公司的FPGA開發(fā)平臺Quartus Ⅱ 6.0上，采用Verilog硬件描述語言對QDPSK調(diào)制解調(diào)系統(tǒng)實(shí)現(xiàn)了時序仿真和綜合仿真。
標(biāo)簽： QDPSK FPGA 調(diào)制 解調(diào)技術(shù)
上傳時間： 2013-07-21
上傳用戶：moonkoo7
★★★★基于TMS320C6713的原理圖，整體方案，包括SDRAM，F(xiàn)LASH，音頻接口等等。-TDS6713EVM原理圖
上傳時間： 2013-06-23
上傳用戶：15510133306
該論文基于NIOS Ⅱ軟核處理器和Altera的FPGA技術(shù)，設(shè)計(jì)了一種便攜式的振動頻譜分析儀，用于旋轉(zhuǎn)機(jī)械的故障監(jiān)測和診斷。以SOPC技術(shù)為手段，將信號采集和信號處理電路通過可編程片上系統(tǒng)來實(shí)現(xiàn)，其特點(diǎn)是將對ADC的控制、數(shù)字信號的濾波、快速傅立葉變換的設(shè)計(jì)，通過FPGA芯片集成在一起，以NIOS Ⅱ來完成32位CPU的狀態(tài)控制功能。工程機(jī)械、汽車車輛中都存在諸如發(fā)動機(jī)類的旋轉(zhuǎn)機(jī)械，這類設(shè)備的異常振動往往會影響正常工作，嚴(yán)重時還會出現(xiàn)各種重大事故，該分析儀可以實(shí)時地或定期地對發(fā)動機(jī)、齒輪箱等旋轉(zhuǎn)機(jī)械進(jìn)行振動頻譜分析和監(jiān)測，運(yùn)用于民用機(jī)械能產(chǎn)生非常好的經(jīng)濟(jì)效益。 該論文從四個方面進(jìn)行了研究工作。其一，利用FPGA對ADC芯片的工作進(jìn)行控制，使其在規(guī)定的時間內(nèi)與DSP模塊進(jìn)行數(shù)據(jù)交換，并對ADC各引腳時序進(jìn)行控制，使兩者協(xié)調(diào)同步工作，編制了相應(yīng)的VHDL語言程序。其二，采用SOPC Builder設(shè)計(jì)開發(fā)，實(shí)現(xiàn)了基于NIOS Ⅱ的32位CPU軟核，創(chuàng)建了相應(yīng)的C/C++和匯編的宏代碼，使得軟件可以訪問用戶自定義邏輯。對頂層設(shè)計(jì)產(chǎn)生的VHDL的RTL代碼和仿真文件進(jìn)行了綜合、編譯適配以及仿真。其三，配合Matlab和DSP Builder的強(qiáng)大功能進(jìn)行DSP模塊設(shè)計(jì)，開發(fā)出了FIR和FFT等功能模塊，并且添加到SOPC系統(tǒng)中，使其可以由NIOS Ⅱ很容易的調(diào)用。其四，在NIOS Ⅱ系統(tǒng)中添加了uC/OS Ⅱ操作系統(tǒng)，提高了整個系統(tǒng)的穩(wěn)定性，并且降低了開發(fā)難度，提高了系統(tǒng)升級的能力。由于整個設(shè)計(jì)是基于FPGA開發(fā)的，所以該系統(tǒng)包括了所有FPGA系統(tǒng)的特點(diǎn)，包括并行的DSP處理、在系統(tǒng)可編程、升級簡單等特點(diǎn)，極易使設(shè)計(jì)產(chǎn)品化。
上傳時間： 2013-04-24
上傳用戶：amandacool
當(dāng)今電子系統(tǒng)的設(shè)計(jì)是以大規(guī)模FPGA為物理載體的系統(tǒng)芯片的設(shè)計(jì)，基于FPGA的片上系統(tǒng)可稱為可編程片上系統(tǒng)(SOPC)。SOPC的設(shè)計(jì)是以知識產(chǎn)權(quán)核(IPCore)為基礎(chǔ)，以硬件描述語言為主要設(shè)計(jì)手段，借助以計(jì)算機(jī)為平臺的EDA工具進(jìn)行的。 本文在介紹了FPGA與SOPC相關(guān)技術(shù)的基礎(chǔ)上，給出了SOPC技術(shù)開發(fā)調(diào)制解調(diào)器的方案。在分析設(shè)計(jì)軟件Matlab/DSP(Digital Signal Processing)。builder以及Quartus Ⅱ開發(fā)軟件進(jìn)行SOPC(System On a Programmable Chip)設(shè)計(jì)流程后，依據(jù)調(diào)制解調(diào)算法提出了一種基于DSP Builder調(diào)制解調(diào)器的SOPC實(shí)現(xiàn)方案，模塊化的設(shè)計(jì)方法大大縮短了調(diào)制解調(diào)器的開發(fā)周期。 在SOPC技術(shù)開發(fā)調(diào)制解調(diào)器的過程中，用MATLAB/Simulink的圖形方式調(diào)用Altera DSP Builder和其他Simulink庫中的圖形模塊(Block)進(jìn)行系統(tǒng)建模，在Simulink中仿真通過后，利用DSP Builder將Simulink的模型文件(．mdl)轉(zhuǎn)化成通用的硬件描述語言VHDL文件，從而避免了VHDL語言手動編寫系統(tǒng)的煩瑣過程，將精力集中于算法的優(yōu)化上。 基于DSP Builder的開發(fā)功能，調(diào)制解調(diào)器電路中的低通濾波器可直接調(diào)用FIRIP Core，進(jìn)一步提高了開發(fā)效率。 在進(jìn)行編譯、仿真調(diào)試成功后，經(jīng)過QuartusⅡ?qū)⒕幾g生成的編程文件下載到ALTERA公司Cyclone Ⅱ系列的FPGA芯片EP2C5F256C6，完成器件編程，從而給出了一種調(diào)制解調(diào)器的SOPC系統(tǒng)實(shí)現(xiàn)方案。
標(biāo)簽： FPGA 調(diào)制解調(diào)器
上傳時間： 2013-05-28
上傳用戶：koulian
數(shù)字濾波器是現(xiàn)代數(shù)字信號處理系統(tǒng)的重要組成部分之一。ⅡR數(shù)字濾波器又是其中非常重要的一類慮波器，因其可以較低的階次獲得較高的頻率選擇特性而得到廣泛應(yīng)用。 本文研究了ⅡR數(shù)字濾波器的常用設(shè)計(jì)方法，在分析各種ⅡR實(shí)現(xiàn)結(jié)構(gòu)的基礎(chǔ)上，利用MATLAB針對并聯(lián)型結(jié)構(gòu)的ⅡR數(shù)字濾波器做了多方面的仿真，從理論分析和仿真情況確定了所要設(shè)計(jì)的ⅡR數(shù)字濾波器的實(shí)現(xiàn)結(jié)構(gòu)以及中間數(shù)據(jù)精度。然后基于FPGA的結(jié)構(gòu)特點(diǎn)，研究了ⅡR數(shù)字濾波器的FPGA設(shè)計(jì)與實(shí)現(xiàn)，提出應(yīng)用流水線技術(shù)和并行處理技術(shù)相結(jié)合的方式來提高ⅡR數(shù)字濾波器處理速度的方法，同時又從ⅡR數(shù)字濾波器的結(jié)構(gòu)特性出發(fā)，提出利用ⅡR數(shù)字濾波器的分解技術(shù)來改善ⅡR濾波器的設(shè)計(jì)。在ⅡR實(shí)現(xiàn)方面，本文采用Verilog HDL語言編寫了相應(yīng)的硬件實(shí)現(xiàn)程序，將內(nèi)置SignalTap Ⅱ邏輯分析器的ⅡR設(shè)計(jì)下載到FPGA芯片，并利用Altera公司的SignalTap Ⅱ邏輯分析儀進(jìn)行了定性測試，同時利用HP頻譜儀進(jìn)行定性與定量的觀測，仿真與實(shí)驗(yàn)測試結(jié)果表明設(shè)計(jì)方法正確有效。
標(biāo)簽： FPGA IIR 數(shù)字濾波器
上傳時間： 2013-04-24
上傳用戶：lmq0059
回波抵消器在免提電話、無線產(chǎn)品、IP電話、ATM語音服務(wù)和電話會議等系統(tǒng)中，都有著重要的應(yīng)用。在不同應(yīng)用場合對回波抵消器的要求并不完全相同，本文主要研究應(yīng)用于電話系統(tǒng)中的電回波抵消器。電回波是由于語音信號在電話網(wǎng)中傳輸時由于阻抗不匹配而產(chǎn)生的。 傳統(tǒng)回波抵消器主要是基于通用DSP處理器實(shí)現(xiàn)的，這種回波抵消器在系統(tǒng)實(shí)時性要求不高的場合能很好的滿足回波抵消的性能要求，但是在實(shí)時性要求較高的場合，其處理速度等性能方面已經(jīng)不能滿足系統(tǒng)高速、實(shí)時的需要。現(xiàn)代大容量、高速度的FPGA的出現(xiàn)，克服了上訴方案的諸多不足。用FPGA來實(shí)現(xiàn)數(shù)字信號處理可以很好地解決并行性和速度問題，且其靈活的可配置特性使得FPGA構(gòu)成的DSP系統(tǒng)非常易于修改、測試和硬件升級。 本文研究目標(biāo)是如何在FPGA芯片上實(shí)現(xiàn)回波抵消器，完成的主要工作有： (1)深入研究了回波抵消器各模塊算法，包括自適應(yīng)濾波算法、遠(yuǎn)端檢測算法、雙講檢測算法、NLP算法、舒適噪聲產(chǎn)生算法，并實(shí)現(xiàn)了這些算法的C程序。 (2)深入研究了回波抵消器基于FPGA的設(shè)計(jì)流程與實(shí)現(xiàn)方法，并利用硬件描述語言Verilog HDL實(shí)現(xiàn)了各部分算法。 (3)在OuartusⅡ和ModelSim仿真環(huán)境下對該系統(tǒng)進(jìn)行模塊級和系統(tǒng)級的功能仿真、時序仿真和驗(yàn)證。并在FPGA硬件平臺上實(shí)現(xiàn)了該系統(tǒng)。 (4)根據(jù)ITU-T G．168的標(biāo)準(zhǔn)和建議，對設(shè)計(jì)進(jìn)行了大量的主、客測試，各項(xiàng)測試結(jié)果均達(dá)到或優(yōu)于G．168的要求。
上傳時間： 2013-06-23
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