Verilog基本電路設計指導書
上傳時間： 2013-11-19
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Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數(shù)字邏輯電路設計的語言。用Verilog HDL描述的電路設計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結構描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設計電路的Verilog HDL模型。Verilog模型可以是實際電路的不同級別的抽象。這些抽象的級別和它們對應的模型類型共有以下五種： 系統(tǒng)級（system）：用高級語言結構實現(xiàn)設計模塊的外部性能的模型。 算法級（algorithm）：用高級語言結構實現(xiàn)設計算法的模型。 RTL級（Register Transfer Level）：描述數(shù)據(jù)在寄存器之間流動和如何處理這些數(shù)據(jù)的模型。 門級（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。 開關級（switch-level）：描述器件中三極管和儲存節(jié)點以及它們之間連接的模型。 一個復雜電路系統(tǒng)的完整Verilog HDL模型是由若干個Verilog HDL模塊構成的，每一個模塊又可以由若干個子模塊構成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設計的模塊交互的現(xiàn)存電路或激勵信號源。利用Verilog HDL語言結構所提供的這種功能就可以構造一個模塊間的清晰層次結構來描述極其復雜的大型設計，并對所作設計的邏輯電路進行嚴格的驗證。 Verilog HDL行為描述語言作為一種結構化和過程性的語言，其語法結構非常適合于算法級和RTL級的模型設計。這種行為描述語言具有以下功能： · 可描述順序執(zhí)行或并行執(zhí)行的程序結構。 · 用延遲表達式或事件表達式來明確地控制過程的啟動時間。 · 通過命名的事件來觸發(fā)其它過程里的激活行為或停止行為。 · 提供了條件、if-else、case、循環(huán)程序結構。 · 提供了可帶參數(shù)且非零延續(xù)時間的任務（task）程序結構。 · 提供了可定義新的操作符的函數(shù)結構（function）。 · 提供了用于建立表達式的算術運算符、邏輯運算符、位運算符。 · Verilog HDL語言作為一種結構化的語言也非常適合于門級和開關級的模型設計。因其結構化的特點又使它具有以下功能： - 提供了完整的一套組合型原語（primitive）; - 提供了雙向通路和電阻器件的原語; - 可建立MOS器件的電荷分享和電荷衰減動態(tài)模型。 Verilog HDL的構造性語句可以精確地建立信號的模型。這是因為在Verilog HDL中，提供了延遲和輸出強度的原語來建立精確程度很高的信號模型。信號值可以有不同的的強度，可以通過設定寬范圍的模糊值來降低不確定條件的影響。 Verilog HDL作為一種高級的硬件描述編程語言，有著類似C語言的風格。其中有許多語句如：if語句、case語句等和C語言中的對應語句十分相似。如果讀者已經(jīng)掌握C語言編程的基礎，那么學習Verilog HDL并不困難，我們只要對Verilog HDL某些語句的特殊方面著重理解，并加強上機練習就能很好地掌握它，利用它的強大功能來設計復雜的數(shù)字邏輯電路。下面我們將對Verilog HDL中的基本語法逐一加以介紹。
標簽： Verilog_HDL
上傳時間： 2013-11-23
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摘 要：研究一種基于FPGA的多路視頻合成系統(tǒng)。系統(tǒng)接收16路ITU656格式的視頻數(shù)據(jù)，按照畫面分割的要求對視頻數(shù)據(jù)流進行有效抽取和幀合成處理，經(jīng)過視頻編碼芯片轉換成模擬信號輸出到顯示器，以全屏或多窗口模式顯示多路視頻畫面。系統(tǒng)利用FPGA的高速并行處理能力的優(yōu)勢，應用靈活的的多路視頻信號的合成技術和數(shù)字圖像處理算法，實現(xiàn)實時處理多路視頻數(shù)據(jù)。
上傳時間： 2014-12-05
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七天玩轉Altera：學習FPGA必經(jīng)之路包括基礎篇、時序篇和驗證篇三個部分。
上傳時間： 2013-10-11
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第6章 FPGA設計中的基本問題
標簽： FPGA
上傳時間： 2013-11-06
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veriloghdl進行fpga設計的一些基本方法，對初學者很有幫助
標簽： veriloghdl fpga
上傳時間： 2013-11-17
上傳用戶：muhongqing
為有效控制固態(tài)功率調制設備,提高系統(tǒng)的可調性和穩(wěn)定性,介紹了一種基于現(xiàn)場可編程門陣列( FPGA)和微控制器(MCU) 的多路高壓IGBT 驅動觸發(fā)器的設計方法和實現(xiàn)電路。該觸發(fā)器可選擇內(nèi)或外觸發(fā)信號,可遙控或本控,能產(chǎn)生多路頻率、寬度和延時獨立可調的脈沖信號,信號的輸入輸出和傳輸都使用光纖。將該觸發(fā)器用于高壓IGBT(3300 V/ 800 A) 感應疊加脈沖發(fā)生器中進行實驗測試,給出了實驗波形。結果表明,該多路高壓IGBT驅動觸發(fā)器輸出脈沖信號達到了較高的調整精度,頻寬’脈寬及延時可分別以步進1 Hz、0. 1μs、0. 1μs 進行調整,滿足了脈沖發(fā)生器的要求,提高了脈沖功率調制系統(tǒng)的性能。
上傳時間： 2013-10-22
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高速串并轉換器的設計是FPGA 設計的一個重要方面,傳統(tǒng)設計方法由于采用FPGA 的內(nèi)部邏輯資源來實現(xiàn),從而限制了串并轉換的速度。該研究以網(wǎng)絡交換調度系統(tǒng)的FGPA 驗證平臺中多路高速串并轉換器的設計為例,詳細闡述了1 :8DDR 模式下高速串并轉換器的設計方法和16 路1 :8 串并轉換器的實現(xiàn)。結果表明,采用Xilinx Virtex24 的ISERDES 設計的多路串并轉換器可以實現(xiàn)800 Mbit/ s 輸入信號的串并轉換,并且減少了設計復雜度,縮短了開發(fā)周期,能滿足設計要求。關鍵詞:串并轉換;現(xiàn)場可編程邏輯陣列;Xilinx ; ISERDES
上傳時間： 2013-11-03
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帶解碼四路無線遙控接收模塊
上傳時間： 2013-11-13
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參照3GPP LTE的E-UTRA物理層規(guī)范，提出了一種鏈路自適應方案。實時調整傳輸功率以補償信道的衰落，建立SNR-BLER曲線，在給定滿足一定業(yè)務的目標BLER的條件下，找到各個MCS的SNR切換門限值，從而實現(xiàn)鏈路自適應。仿真結果表明，在保證通信質量的前提下，自適應方案比固定MCS有著明顯的頻譜效率增益，使無線資源得到優(yōu)化配置；同時刪減了頻譜效率沒有增益的MCS，降低系統(tǒng)復雜度。
上傳時間： 2013-12-22
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