減1計(jì)數(shù)器 一、設(shè)計(jì)要求 用Verilog HDL語言設(shè)計(jì)一個計(jì)數(shù)器。 要求計(jì)數(shù)器具有異步置位/復(fù)位功能,可以進(jìn)行自增和自減計(jì)數(shù),其計(jì)數(shù)周期為2^N(N為二進(jìn)制位數(shù))。 二、設(shè)計(jì)原理 輸入/輸出說明: d:異步置數(shù)數(shù)據(jù)輸入; q:當(dāng)前計(jì)數(shù)器數(shù)據(jù)輸出; clock:時鐘脈沖; count_en:計(jì)數(shù)器計(jì)數(shù)使能控制(1:計(jì)數(shù)/0:停止計(jì)數(shù)); updown:計(jì)數(shù)器進(jìn)行自加/自減運(yùn)算控制(1:自加/0:自減); load_d
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Verilog
計(jì)數(shù)器
HDL
減
上傳時間:
2015-03-28
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