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減1計數器 一、設計要求 用Verilog HDL語言設計一個計數器。 要求計數器具有異步置位/復位功能

  • 資源大小:110 K
  • 上傳時間: 2015-03-28
  • 上傳用戶:sun67512945
  • 資源積分:2 下載積分
  • 標      簽: Verilog 計數器 HDL

資 源 簡 介

減1計數器 一、設計要求 用Verilog HDL語言設計一個計數器。 要求計數器具有異步置位/復位功能,可以進行自增和自減計數,其計數周期為2^N(N為二進制位數)。 二、設計原理 輸入/輸出說明: d:異步置數數據輸入; q:當前計數器數據輸出; clock:時鐘脈沖; count_en:計數器計數使能控制(1:計數/0:停止計數); updown:計數器進行自加/自減運算控制(1:自加/0:自減); load_d

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