減1計數器 一、設計要求 用Verilog HDL語言設計一個計數器。 要求計數器具有異步置位/復位功能,可以進行自增和自減計數,其計數周期為2^N(N為二進制位數)。 二、設計原理 輸入/輸出說明: d:異步置數數據輸入; q:當前計數器數據輸出; clock:時鐘脈沖; count_en:計數器計數使能控制(1:計數/0:停止計數); updown:計數器進行自加/自減運算控制(1:自加/0:自減); load_d
資源簡介:減1計數器 一、設計要求 用Verilog HDL語言設計一個計數器。 要求計數器具有異步置位/復位功能,可以進行自增和自減計數,其計數周期為2^N(N為二進制位數)。 二、設計原理 輸入/輸出說明: d:異步置數數據輸入; q:當前計數器數據輸出; clock:時鐘脈沖...
上傳時間: 2015-03-28
上傳用戶:zycidjl
資源簡介:本程序是在一位全加器的基礎上設計一個16位的加法器,用Verilog HDL語言描述.
上傳時間: 2013-12-03
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資源簡介:我們的課程設計,三層電梯控制器模擬程序.用Verilog HDL語言編寫
上傳時間: 2016-10-31
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資源簡介:16階FIR濾波器--本設計用Verilog HDL語言串行DA算法實現16階有限頻率響應濾波器!
上傳時間: 2016-11-26
上傳用戶:moshushi0009
資源簡介:ADO 程序員參考 ADO 支持用于建立基于客戶端/服務器和 Web 的應用程序的主要功能。其主要優點是易于使用、高速度、低內存支出和占用磁盤空間較少。ADO 同時具有遠程數據服務 (RDS) 功能,通過 RDS 可以在一次往返過程中實現將數據從服務器移動到客戶端應用程...
上傳時間: 2014-01-01
上傳用戶:nanshan
資源簡介:ADO 程序員參考 ADO 支持用于建立基于客戶端/服務器和 Web 的應用程序的主要功能。其主要優點是易于使用、高速度、低內存支出和占用磁盤空間較少。ADO 同時具有遠程數據服務 (RDS) 功能,通過 RDS 可以在一次往返過程中實現將數據從服務器移動到客戶端應用程...
上傳時間: 2013-12-25
上傳用戶:凌云御清風
資源簡介:這是一個用Verilog HDL語言編寫的交通燈程序。可以用Quartus II運行。
上傳時間: 2013-08-19
上傳用戶:alex wang
資源簡介:用Verilog HDL 語言編寫的播放梁祝的程序
上傳時間: 2015-05-24
上傳用戶:zuozuo1215
資源簡介:用Verilog HDL 語言寫的在LCD液晶上顯示文字的源程序
上傳時間: 2014-01-26
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資源簡介:本文件提供了用Verilog HDL語言實現的8位超前進位加法器,充分說明了超前進位加法器和普通加法器之間的區別.
上傳時間: 2013-12-17
上傳用戶:ynwbosss
資源簡介:actel A3P250 fpga用Verilog HDL語言實現串口功能的源代碼
上傳時間: 2013-12-23
上傳用戶:aa17807091
資源簡介:Verilog HDL語言的PPT教程。包括簡介、邏輯概念、語法和示例。
上傳時間: 2013-12-08
上傳用戶:liglechongchong
資源簡介:是幾個用Verilog HDL語言編寫的源代碼(里面包括實現濾波器等),對想學習這個語言的朋友很有幫助!
上傳時間: 2016-05-22
上傳用戶:ouyangtongze
資源簡介:這是一個用Verilog HDL語言編寫的交通燈程序。可以用Quartus II運行。
上傳時間: 2014-01-13
上傳用戶:tonyshao
資源簡介:用Verilog HDL產生正弦階梯波。加da即可輸出正弦波
上傳時間: 2014-01-17
上傳用戶:wkchong
資源簡介:這是我用Verilog HDL語言寫的浮點乘法器,用的是基4的booth算法,對于部分積使用了5-2壓縮和3-2壓縮,歡迎大家指點,也歡迎大家把它改成流水線以提高速度.
上傳時間: 2013-11-29
上傳用戶:jjj0202
資源簡介:Verilog HDL語言設計的交通燈設計
上傳時間: 2017-02-02
上傳用戶:671145514
資源簡介:RTL 異步數據傳送模塊 用Verilog HDL 語言描述 輸入為八比特數據,執行操作后異步每比特輸出。
上傳時間: 2013-12-23
上傳用戶:lht618
資源簡介:用Verilog HDL語言編寫的家用空調溫度控制器,可實現手動,自動控制兩種模式,并可實現報警功能。
上傳時間: 2013-12-24
上傳用戶:894898248
資源簡介:XILINX大學合作教材-Verilog+HDL程序設計與實踐
上傳時間: 2022-03-28
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資源簡介:有實驗結果,用MOSIN6編寫的,是Verilog HDL語言實現的. 練習三 利用條件語句實現計數分頻時序電路 實驗目的: 1. 掌握條件語句在簡單時序模塊設計中的使用; 2. 學習在Verilog模塊中應用計數器; 3. 學習測試模塊的編寫、綜合和不同層次的仿真。 練習四 ...
上傳時間: 2016-11-19
上傳用戶:mhp0114
資源簡介:傳說中的c語言四書五經:一、The C Programming Language C程序設計語言(第2版·新版) 二、Pointers on C C和指針 三、Expert C Programming C專家編程 四、C Traps and Pitfalls C陷阱與缺陷 五、《C語言接口設計與實現》
上傳時間: 2016-02-12
上傳用戶:GavinNeko
資源簡介:FIR數字濾波器設計–利用模擬濾波器的設計結果 –用較少的階數達到所要求的幅度特性
上傳時間: 2013-12-12
上傳用戶:邶刖
資源簡介: 設計與驗證Verilog HDL【作者:王誠、吳繼華;出版社:人民郵電出版社】 本書以實例講解的方式對HDL語言的設計方法進行介紹。全書共分9章,第1章至第3章主要介紹了Verilog HDL語言的基本概念、設計流程、語法及建模方式等。
上傳時間: 2013-11-19
上傳用戶:bjgaofei
資源簡介:程序設計:Flyangel 用到了vb.net c# asp.net xml等 最大特別是核心功能組件化. 特色: 強大的后臺管理功能 支持二級分類 支持匿名投稿 超強用戶權限設置
上傳時間: 2014-01-20
上傳用戶:zhangliming420
資源簡介:1.簡介 本程序是用純C語言編的一個基于菜單命令行的數據庫系統。可以創建多個數據庫,數據庫表,字段。其中字段的類型只能為整形,浮點型,字符型和字符串型(最大長度確定,不能改變)。 2.功能 a)數據庫存儲: 一個數據庫存儲于一個文件中,打開文件將數...
上傳時間: 2013-12-19
上傳用戶:離殤
資源簡介:使用場景設計測試用例使用場景設計測試用例使用場景設計測試用例
上傳時間: 2013-12-20
上傳用戶:sdq_123
資源簡介:使用FPGA控制蜂鳴器的程序,用Verilog HDL設計,可以是蜂鳴器發出各種不同的聲音
上傳時間: 2013-12-21
上傳用戶:wendy15
資源簡介:基于Verilog-HDL的硬件電路的實現 9.2 具有LCD顯示單元的可編程單脈沖發生器 9.2.1 LCD顯示單元的工作原理 9.2.2 顯示邏輯設計的思路與流程 9.2.3 LCD顯示單元的硬件實現 9.2.4 可編程單脈沖數據的BCD碼化 9.2.5 task的使用...
上傳時間: 2014-06-23
上傳用戶:xc216
資源簡介:用vHDL硬件語言設計的16位cpu,上傳的壓縮包既包含源代碼又包含詳細的文檔說明。
上傳時間: 2015-10-27
上傳用戶:refent