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增益天線

  • 基于AD603程控增益大功率寬帶直流放大器的設計

    基于AD603程控增益大功率寬帶直流放大器

    標簽： 603 AD 程控 增益

    上傳時間： 2013-11-15

    上傳用戶：13160677563

  • 增益可變運放AD603_的原理及應用

    增益可變運放AD603_的原理及應用

    標簽： 603 AD 增益可變運放

    上傳時間： 2013-12-19

    上傳用戶：macarco

  • 高增益低功耗恒跨導軌到軌CMOS運放設計

    基于CSMC的0.5 μmCMOS工藝，設計了一個高增益、低功耗、恒跨導軌到軌CMOS運算放大器，采用最大電流選擇電路作為輸入級，AB類結構作為輸出級。通過cadence仿真，其輸入輸出均能達到軌到軌，整個電路工作在3 V電源電壓下，靜態功耗僅為0.206 mW，驅動10pF的容性負載時，增益高達100.4 dB，單位增益帶寬約為4.2 MHz，相位裕度為63°。

    標簽： CMOS 增益 低功耗 軌到軌

    上傳時間： 2013-11-04

    上傳用戶：xlcky

  • 運算放大器增益穩定性第3部分-AC增益誤差分析

    本小節將回顧運算放大器增益帶寬乘積 (GBWP) 即 G×BW 概念。在計算 AC閉環增益以前需要 GBWP 這一參數。首先，我們需要 GBWP（有時也稱作GBP），用于計算運算放大器閉環截止頻率。另外，我們在計算運算放大器開環響應的主極點頻率 f0 時也需要 GBWP。在 f0 以下頻率，第 2 部分的 DC 增益誤差計算方法有效，因為運算放大器的開環增益為恒定；該增益等于 AOL_DC。但是，超出 f0 頻率以后，則必須使用 AC計算方法，我們將在后面小節詳細討論。

    標簽： 增益 AC 運算放大器 分

    上傳時間： 2014-07-14

    上傳用戶：yczrl

  • 運算放大器增益穩定性第2部分-DC增益誤差分析

    在第 1 部分中，我們計算了頻率域中非反相運算放大器結構的閉環傳輸函數。特別是，我們通過假設運算放大器具有一階開環響應，推導出了傳輸函數。計算增益誤差時，振幅響應很重要。

    標簽： 增益 DC 運算放大器 分

    上傳時間： 2013-12-20

    上傳用戶：674635689

  • 基于89C51單片機控制放大器增益的設計

    摘要：用單片機控制放大器增益， 實現放大器增益擴程功能， 以滿足不同幅度信號對放大器增益的要求分析了單片機控制放大器增益的原理、設計思路，給出了計算公式和設計電路．

    標簽： 89C51 單片機控制 放大器 增益

    上傳時間： 2013-10-23

    上傳用戶：michael20

  • 開環電壓增益AVOL的定義與量測方法

    運算放大器，開環電壓增益AVOL的定義與量測方法。

    標簽： AVOL 開環 增益 定義

    上傳時間： 2013-11-18

    上傳用戶：rtsm07

  • 一種基于gm_ID方法設計的可變增益放大器

    提出了一種基于gm /ID方法設計的可變增益放大器。設計基于SMIC90nmCMOS工藝模型，可變增益放大器由一個固定增益級、兩個可變增益級和一個增益控制器構成。固定增益級對輸入信號預放大，以增加VGA最大增益。VGA的增益可變性由兩個受增益控制器控制的可變增益級實現。運用gm /ID的綜合設計方法，優化了任意工作范圍內，基于gm /ID和VGS關系的晶體管設計，實現了低電壓低功耗。為得到較寬的增益范圍，應用了一種新穎的偽冪指函數。利用Cadence中spectre工具仿真，結果表明，在1.2 V的工作電壓下，具有76 dB的增益，控制電壓范圍超過0.8 V，帶寬范圍從34 MHz到183.6 MHz，功耗為0.82 mW。

    標簽： gm_ID 可變增益放大器

    上傳時間： 2013-11-10

    上傳用戶：笨小孩

  • 數字預失真系統反饋通道增益平坦度的補償

    針對數字預失真系統對反饋鏈路平坦度的要求，提出一種在不斷開模擬鏈路的前提下，采用單音測量WCDMA&LTE混模基站射頻拉遠單元反饋鏈路的增益平坦度，并采用最小二乘法，分別擬合射頻、本振和中頻的增益的方法。采用MATLAB工具產生濾波器系數，在基本不增加復雜度的基礎上，通過DPD軟件離線補償中頻的增益不平坦度。實際應用取得良好的補償效果。

    標簽： 數字預失真 反饋 增益

    上傳時間： 2013-10-18

    上傳用戶：haohaoxuexi

  • 帶有增益提高技術的高速CMOS運算放大器設計

    設計了一種用于高速ADC中的高速高增益的全差分CMOS運算放大器。主運放采用帶開關電容共模反饋的折疊式共源共柵結構，利用增益提高和三支路電流基準技術實現一個可用于12~14 bit精度，100 MS/s采樣頻率的高速流水線（Pipelined）ADC的運放。設計基于SMIC 0.25 μm CMOS工藝，在Cadence環境下對電路進行Spectre仿真。仿真結果表明，在2.5 V單電源電壓下驅動2 pF負載時，運放的直流增益可達到124 dB，單位增益帶寬720 MHz，轉換速率高達885 V/μs，達到0.1%的穩定精度的建立時間只需4 ns，共模抑制比153 dB。

    標簽： CMOS 增益提高 運算 放大器設計

    上傳時間： 2014-12-23

    上傳用戶：jiiszha

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