又到了該寫些文檔的時候了。以后我會每周更新新版本中的新功能以及使用小技巧的文檔。希望大家拍磚。^_^
標(biāo)簽： OrCAD_Capture_CIS Cadence 16.6 新功能
上傳時間： 2014-03-26
上傳用戶：weiwolkt
Ku極軸座的新功能
標(biāo)簽： SuperJack 120 DG Ku
上傳時間： 2013-12-22
上傳用戶：jisiwole
上傳時間： 2015-01-01
上傳用戶：咔樂塢
Verilog數(shù)字系統(tǒng)設(shè)計教程(第二版) 夏宇聞
標(biāo)簽： Verilog 數(shù)字系統(tǒng) 設(shè)計教程
上傳時間： 2013-12-01
上傳用戶：1397412112
本資料是關(guān)于夏宇聞老師優(yōu)秀的verilog教程課件，其中包括verilog講稿PPT、verilog課件、verilog例題等。
標(biāo)簽： verilog 教程
上傳時間： 2013-11-21
上傳用戶：電子世界
夏宇聞Verilog經(jīng)典教程
標(biāo)簽： Verilog 教程
上傳時間： 2013-10-21
上傳用戶：zhangyi99104144
賽靈思選用 28nm 高介電層金屬閘 (HKMG) 高性能低 功耗技術(shù)，并將該技術(shù)與新型一體化 ASMBLTM 架構(gòu)相結(jié)合，從而推出能降低功耗、提高性能的新一代FPGA。這些器件實現(xiàn)了前所未有的高集成度和高帶寬，為系統(tǒng)架構(gòu)師和設(shè)計人員提供了一種可替代 ASSP和 ASIC 的全面可編程解決方案。
標(biāo)簽： FPGA 312 WP 28
上傳時間： 2013-11-07
上傳用戶：zengduo
Altium Designer 旨在幫助設(shè)計人員設(shè)計新一代智能、可互連的電子產(chǎn)品。為了實現(xiàn)上述目標(biāo)，它統(tǒng)一了傳統(tǒng)設(shè)計領(lǐng)域中的設(shè)計工作，提高了設(shè)計人員工作的抽象水平，為所有電子產(chǎn)品的核心部分，即器件智能化的設(shè)計和部署，提供了完整的解決方案。
標(biāo)簽： Designer Altium 新特性
上傳時間： 2013-10-13
上傳用戶：落花無痕
對于一個新設(shè)計的電路板，調(diào)試起來往往會遇到一些困難，特別是當(dāng)板比較大、元件比較多時，往往無從下手。但如果掌握好一套合理的調(diào)試方法，調(diào)試起來將會事半功倍。對于剛拿回來的新PCB板，我們首先要大概觀察一下，板上是否存在問題，例如是否有明顯的裂痕，有無短路、開路等現(xiàn)象。如果有必要的話，可以檢查一下電源跟地線之間的電阻是否足夠大。
標(biāo)簽： 電路板 調(diào)試方法
上傳時間： 2013-11-24
上傳用戶：菁菁聆聽
PTC新的Wildfire用戶模型• Wildfire用戶模型定義了用戶和軟件之間的理想交互操作。• Wildfire用戶模型在整個Pro/E中得到應(yīng)用，它建立在用戶熟悉的界面之上，既能充分發(fā)揮易學(xué)易用性，又能將加以擴(kuò)展，以滿足對3D產(chǎn)品設(shè)計苛刻要求的挑戰(zhàn)
標(biāo)簽： wildfile proe 3.0 新功能
上傳用戶：段璇琮*
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