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SAR-GMTI_Range_Compression_Implementation_in_FPGAs\\r\\n\\r\\n在多FPGA陣列上實(shí)現(xiàn)SAR距離脈壓，超長點(diǎn)數(shù)脈壓的FPGA實(shí)現(xiàn)
標(biāo)簽： FPGA SAR 陣列 脈壓
上傳時(shí)間： 2013-08-09
上傳用戶：13160677563
大型設(shè)計(jì)中FPGA的多時(shí)鐘設(shè)計(jì)策略,希望有需要的人喜歡
標(biāo)簽： FPGA 大型 多時(shí)鐘 策略
上傳時(shí)間： 2013-08-14
上傳用戶：zhichenglu
基于CPLD的光積分時(shí)間可調(diào)線陣CCD驅(qū)動(dòng)電路設(shè)計(jì)
標(biāo)簽： CPLD CCD 積分時(shí)間 電路設(shè)計(jì)
上傳時(shí)間： 2013-08-15
上傳用戶：lalalal
采用Altera公司的FPGA芯片，在MAX+plus II軟件平臺上實(shí)現(xiàn)多路HDLC電路
標(biāo)簽： Altera FPGA HDLC plus
上傳時(shí)間： 2013-08-16
上傳用戶：ommshaggar
多款FPGA CPLD開發(fā)板的原理圖，很好的線路設(shè)計(jì)參考
標(biāo)簽： FPGA CPLD 開發(fā)板 原理圖
上傳時(shí)間： 2013-08-18
上傳用戶：shanml
基于FPGA的多功能數(shù)字鐘的設(shè)計(jì)與實(shí)現(xiàn) 內(nèi)附有詳盡的Verilog HDL源碼，其功能主要有：時(shí)間設(shè)置，時(shí)間顯示，跑表，分頻，日期設(shè)置，日期顯示等
標(biāo)簽： Verilog FPGA HDL 多功能
上傳用戶：問題問題
PROTUES中簡單圖片顯示,請多提意見.謝謝!
標(biāo)簽： PROTUES
上傳時(shí)間： 2013-08-20
上傳用戶：wawjj
多路18b20測溫顯示系統(tǒng),可同時(shí)測量n個(gè)第三18b20
標(biāo)簽： 18b20 多路 測溫 顯示系統(tǒng)
上傳時(shí)間： 2013-08-21
上傳用戶：zhangchu0807
關(guān)于FPGA的設(shè)計(jì)方面的諸多經(jīng)驗(yàn)總結(jié)，討論了設(shè)計(jì)方面應(yīng)該注意的問題。
標(biāo)簽： FPGA 方面 經(jīng)驗(yàn)
上傳用戶：onewq
多個(gè)Verilog和vhdl程序例子，可以作為初學(xué)者參考實(shí)例，按照電路結(jié)構(gòu)寫出HDL代碼
標(biāo)簽： Verilog vhdl 程序
上傳時(shí)間： 2013-08-26
上傳用戶：athjac
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