?? HDLC技術(shù)資料

?? 資源總數(shù)：73
?? 源代碼：893
高級(jí)數(shù)據(jù)鏈路控制（HDLC，High-levelDataLinkControl）是一組用于在網(wǎng)絡(luò)結(jié)點(diǎn)間傳送數(shù)據(jù)的協(xié)議，是由國(guó)際標(biāo)準(zhǔn)化組織（ISO）頒布的一種高可靠性、高效率的數(shù)據(jù)鏈路控制規(guī)程，其特點(diǎn)是各項(xiàng)數(shù)據(jù)和控制信息都以比特為單位，采用“幀”的格式傳輸[1]。

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本文以符號(hào)多項(xiàng)式理論為基礎(chǔ)，從理論上論證了任意長(zhǎng)度比特組合的CRC校驗(yàn)碼的并行算法，提出了并行CRC計(jì)算的數(shù)學(xué)模型，并且以8位二進(jìn)制序列(即一個(gè)字節(jié))為例，介紹了利用此數(shù)學(xué)模型計(jì)算校驗(yàn)碼的方法，最后給出了與此算法相對(duì)應(yīng)的VHDL模型。經(jīng)過(guò)對(duì)實(shí)驗(yàn)數(shù)據(jù)的對(duì)比分析，表明文中所提并行CRC算法的關(guān)鍵路徑延遲...

?? ?? s363994250

為了滿足某測(cè)控平臺(tái)的設(shè)計(jì)要求，設(shè)計(jì)并實(shí)現(xiàn)了基于FPGA的六通道HDLC并行通信系統(tǒng)。該系統(tǒng)以FPGA為核心，包括FPGA、DSP、485轉(zhuǎn)換接口等部分。給出了系統(tǒng)的電路設(shè)計(jì)、關(guān)鍵模塊及軟件流程圖。測(cè)試結(jié)果表明，系統(tǒng)通訊速度為1 Mb/s，并且工作穩(wěn)定，目前該設(shè)計(jì)已經(jīng)成功應(yīng)用于某樣機(jī)中。...

?? ?? 王成林。

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