真序擴頻通信系統(tǒng)的SYSTEMVIEW信真及其FPGA實現(xiàn)發(fā)送端設計
標簽： SYSTEMVIEW FPGA 發(fā)送
上傳時間： 2013-08-28
上傳用戶：debuchangshi
1．數(shù)據(jù)管理：包括司機基本信息、汽車基本信息、車輛事故信息、車輛維修信\r\n息等的管理；\r\n2．派車運營記錄管理：登記派車的情況、進行派車修改；\r\n來確定庫存是否有需要的車型，為賣車做好準備；\r\n3．查詢管理：能夠根據(jù)車輛編號和派車日期查詢當日的派車情況，并能進行統(tǒng)\r\n計派車次數(shù)等；\r\n 4．系統(tǒng)管理：用戶管理和系統(tǒng)退出等。\r\n
標簽： 數(shù)據(jù)管理 汽車
上傳時間： 2013-09-09
上傳用戶：wanqunsheng
在QPSK調制方式下，分別研究推導了基于輔助數(shù)據(jù)的極大似然比信噪比估計算法研究、基于矩的信噪比估計算法研究以及基于高階累積量的信噪比估計算法。通過仿真比較了信噪比估計算法的性能，著重分析比較了采用的迭代次數(shù)及數(shù)據(jù)長度等參數(shù)對算法性能的影響，最終根據(jù)算法各自的特點給出了相應的適用范圍。
上傳時間： 2013-10-20
上傳用戶：15736969615
基于對信號的周期平穩(wěn)統(tǒng)計量的分析，提出了一種高斯白噪聲信道下的盲信噪比估計方法。對信號的調制方式?jīng)]有要求，也不需要發(fā)送端發(fā)送己知數(shù)據(jù)。
上傳時間： 2013-11-07
上傳用戶：hakim
介紹一種簡便的方法, 只用軟件就可以將轉換器位數(shù)提高, 并且還能同時提高采樣系統(tǒng)的信噪比。通過實際驗證, 證明該方法是成功的。
上傳時間： 2013-11-11
上傳用戶：zhenyushaw
以雙音多頻信號為例，通過運用快速傅里葉變換和Hanning窗等數(shù)學方法，分析了信號頻率，電平和相位之間的關系，推導出了計算非整周期正弦波形信噪比的算法，解決了數(shù)字信號處理中非整周期正弦波形信噪比計算精度低下的問題。以C編程語言進行實驗，證明了算法的正確性和可重用性，并可極大的提高工作效率。
上傳時間： 2014-01-18
上傳用戶：laomv123
摘要: 介紹了時鐘分相技術并討論了時鐘分相技術在高速數(shù)字電路設計中的作用。 關鍵詞: 時鐘分相技術; 應用 中圖分類號: TN 79 文獻標識碼:A 文章編號: 025820934 (2000) 0620437203 時鐘是高速數(shù)字電路設計的關鍵技術之一, 系統(tǒng)時鐘的性能好壞, 直接影響了整個電路的 性能。尤其現(xiàn)代電子系統(tǒng)對性能的越來越高的要求, 迫使我們集中更多的注意力在更高頻率、 更高精度的時鐘設計上面。但隨著系統(tǒng)時鐘頻率的升高。我們的系統(tǒng)設計將面臨一系列的問 題。 1) 時鐘的快速電平切換將給電路帶來的串擾(Crosstalk) 和其他的噪聲。 2) 高速的時鐘對電路板的設計提出了更高的要求: 我們應引入傳輸線(T ransm ission L ine) 模型, 并在信號的匹配上有更多的考慮。 3) 在系統(tǒng)時鐘高于100MHz 的情況下, 應使用高速芯片來達到所需的速度, 如ECL 芯 片, 但這種芯片一般功耗很大, 再加上匹配電阻增加的功耗, 使整個系統(tǒng)所需要的電流增大, 發(fā) 熱量增多, 對系統(tǒng)的穩(wěn)定性和集成度有不利的影響。 4) 高頻時鐘相應的電磁輻射(EM I) 比較嚴重。 所以在高速數(shù)字系統(tǒng)設計中對高頻時鐘信號的處理應格外慎重, 盡量減少電路中高頻信 號的成分, 這里介紹一種很好的解決方法, 即利用時鐘分相技術, 以低頻的時鐘實現(xiàn)高頻的處 理。 1 時鐘分相技術 我們知道, 時鐘信號的一個周期按相位來分, 可以分為360°。所謂時鐘分相技術, 就是把 時鐘周期的多個相位都加以利用, 以達到更高的時間分辨。在通常的設計中, 我們只用到時鐘 的上升沿(0 相位) , 如果把時鐘的下降沿(180°相位) 也加以利用, 系統(tǒng)的時間分辨能力就可以 提高一倍(如圖1a 所示)。同理, 將時鐘分為4 個相位(0°、90°、180°和270°) , 系統(tǒng)的時間分辨就 可以提高為原來的4 倍(如圖1b 所示)。 以前也有人嘗試過用專門的延遲線或邏輯門延時來達到時鐘分相的目的。用這種方法產生的相位差不夠準確, 而且引起的時間偏移(Skew ) 和抖動 (J itters) 比較大, 無法實現(xiàn)高精度的時間分辨。 近年來半導體技術的發(fā)展, 使高質量的分相功能在一 片芯片內實現(xiàn)成為可能, 如AMCC 公司的S4405, CY2 PRESS 公司的CY9901 和CY9911, 都是性能優(yōu)異的時鐘 芯片。這些芯片的出現(xiàn), 大大促進了時鐘分相技術在實際電 路中的應用。我們在這方面作了一些嘗試性的工作: 要獲得 良好的時間性能, 必須確保分相時鐘的Skew 和J itters 都 比較小。因此在我們的設計中, 通常用一個低頻、高精度的 晶體作為時鐘源, 將這個低頻時鐘通過一個鎖相環(huán)(PLL ) , 獲得一個較高頻率的、比較純凈的時鐘, 對這個時鐘進行分相, 就可獲得高穩(wěn)定、低抖動的分 相時鐘。 這部分電路在實際運用中獲得了很好的效果。下面以應用的實例加以說明。2 應用實例 2. 1 應用在接入網(wǎng)中 在通訊系統(tǒng)中, 由于要減少傳輸 上的硬件開銷, 一般以串行模式傳輸 圖3 時鐘分為4 個相位 數(shù)據(jù), 與其同步的時鐘信號并不傳輸。 但本地接收到數(shù)據(jù)時, 為了準確地獲取 數(shù)據(jù), 必須得到數(shù)據(jù)時鐘, 即要獲取與數(shù) 據(jù)同步的時鐘信號。在接入網(wǎng)中, 數(shù)據(jù)傳 輸?shù)慕Y構如圖2 所示。 數(shù)據(jù)以68MBös 的速率傳輸, 即每 個bit 占有14. 7ns 的寬度, 在每個數(shù)據(jù) 幀的開頭有一個用于同步檢測的頭部信息。我們要找到與它同步性好的時鐘信號, 一般時間 分辨應該達到1ö4 的時鐘周期。即14. 7ö 4≈ 3. 7ns, 這就是說, 系統(tǒng)時鐘頻率應在300MHz 以 上, 在這種頻率下, 我們必須使用ECL inp s 芯片(ECL inp s 是ECL 芯片系列中速度最快的, 其 典型門延遲為340p s) , 如前所述, 這樣對整個系統(tǒng)設計帶來很多的困擾。 我們在這里使用鎖相環(huán)和時鐘分相技術, 將一個16MHz 晶振作為時鐘源, 經(jīng)過鎖相環(huán) 89429 升頻得到68MHz 的時鐘, 再經(jīng)過分相芯片AMCCS4405 分成4 個相位, 如圖3 所示。 我們只要從4 個相位的68MHz 時鐘中選擇出與數(shù)據(jù)同步性最好的一個。選擇的依據(jù)是: 在每個數(shù)據(jù)幀的頭部(HEAD) 都有一個8bit 的KWD (KeyWord) (如圖1 所示) , 我們分別用 這4 個相位的時鐘去鎖存數(shù)據(jù), 如果經(jīng)某個時鐘鎖存后的數(shù)據(jù)在這個指定位置最先檢測出這 個KWD, 就認為下一相位的時鐘與數(shù)據(jù)的同步性最好(相關)。 根據(jù)這個判別原理, 我們設計了圖4 所示的時鐘分相選擇電路。 在板上通過鎖相環(huán)89429 和分相芯片S4405 獲得我們所要的68MHz 4 相時鐘: 用這4 個 時鐘分別將輸入數(shù)據(jù)進行移位, 將移位的數(shù)據(jù)與KWD 作比較, 若至少有7bit 符合, 則認為檢 出了KWD。將4 路相關器的結果經(jīng)過優(yōu)先判選控制邏輯, 即可輸出同步性最好的時鐘。這里, 我們運用AMCC 公司生產的 S4405 芯片, 對68MHz 的時鐘進行了4 分 相, 成功地實現(xiàn)了同步時鐘的獲取, 這部分 電路目前已實際地應用在某通訊系統(tǒng)的接 入網(wǎng)中。 2. 2 高速數(shù)據(jù)采集系統(tǒng)中的應用 高速、高精度的模擬- 數(shù)字變換 (ADC) 一直是高速數(shù)據(jù)采集系統(tǒng)的關鍵部 分。高速的ADC 價格昂貴, 而且系統(tǒng)設計 難度很高。以前就有人考慮使用多個低速 圖5 分相技術應用于采集系統(tǒng) ADC 和時鐘分相, 用以替代高速的ADC, 但由 于時鐘分相電路產生的相位不準確, 時鐘的 J itters 和Skew 比較大(如前述) , 容易產生較 大的孔徑晃動(Aperture J itters) , 無法達到很 好的時間分辨。 現(xiàn)在使用時鐘分相芯片, 我們可以把分相 技術應用在高速數(shù)據(jù)采集系統(tǒng)中: 以4 分相后 圖6 分相技術提高系統(tǒng)的數(shù)據(jù)采集率 的80MHz 采樣時鐘分別作為ADC 的 轉換時鐘, 對模擬信號進行采樣, 如圖5 所示。 在每一采集通道中, 輸入信號經(jīng)過 緩沖、調理, 送入ADC 進行模數(shù)轉換, 采集到的數(shù)據(jù)寫入存儲器(M EM )。各個 采集通道采集的是同一信號, 不過采樣 點依次相差90°相位。通過存儲器中的數(shù) 據(jù)重組, 可以使系統(tǒng)時鐘為80MHz 的采 集系統(tǒng)達到320MHz 數(shù)據(jù)采集率(如圖6 所示)。 3 總結 靈活地運用時鐘分相技術, 可以有效地用低頻時鐘實現(xiàn)相當于高頻時鐘的時間性能, 并 避免了高速數(shù)字電路設計中一些問題, 降低了系統(tǒng)設計的難度。
上傳時間： 2013-12-17
上傳用戶：xg262122
高可用性電信繫統(tǒng)采用冗餘電源或電池供電來增強繫統(tǒng)的可靠性。人們通常采用分立二極管來把這些電源組合於負載點處
上傳時間： 2013-10-29
上傳用戶：ysjing
常用防雷電路設計參考原理圖
上傳時間： 2013-11-10
上傳用戶：honyeal
壓敏電阻組成的三角形防雷電路
上傳時間： 2013-11-09
上傳用戶：410805624
