現(xiàn)代雷達(dá)系統(tǒng)廣泛采用脈沖壓縮技術(shù)，用以解決作用距離與分辨能力之間的矛盾。脈沖壓縮是指雷達(dá)通過(guò)發(fā)射寬脈沖，保證足夠的最大作用距離，而接收時(shí)，采用相應(yīng)的脈沖壓縮法獲得窄脈沖以提高距離分辨率的過(guò)程。同時(shí)，數(shù)字信號(hào)處理技術(shù)的迅猛發(fā)展和廣泛應(yīng)用，為雷達(dá)脈沖壓縮處理的數(shù)字化實(shí)現(xiàn)提供了可能。 本文主要研究雷達(dá)多波形頻域數(shù)字脈沖壓縮系統(tǒng)的硬件系統(tǒng)實(shí)現(xiàn)。在匹配濾波理論的指導(dǎo)下，成功研制了基于FPGAEP1K100QC208-1和4片高性能ADSP21160M的多波形頻域數(shù)字脈沖壓縮系統(tǒng)。該系統(tǒng)可處理時(shí)寬在42μs以內(nèi)、帶寬在5MHz以下的線性調(diào)頻信號(hào)(LFM)，非線性調(diào)頻信號(hào)(NLFM)和Taylor四相碼信號(hào)，且技術(shù)指標(biāo)完全滿足實(shí)用系統(tǒng)的設(shè)計(jì)要求。 本文完成的主要工作和創(chuàng)新之處有：(1)基于雙通道模數(shù)轉(zhuǎn)換器AD10242設(shè)計(jì)高精度數(shù)據(jù)采集電路，為整個(gè)脈壓系統(tǒng)的工作提供必要的條件。完成了前端模擬信號(hào)輸入電路的優(yōu)化和差分輸入時(shí)鐘的產(chǎn)生，以實(shí)現(xiàn)高精度采樣。 (2)根據(jù)協(xié)議和脈壓系統(tǒng)的工作要求，以基于FPGAEP1K100QC208完成系統(tǒng)控制，使整個(gè)脈壓系統(tǒng)正確穩(wěn)定地工作。同時(shí)以該FPGA生成雙口RAM，實(shí)現(xiàn)數(shù)據(jù)暫存，以匹配采樣速率和脈壓系統(tǒng)頻率。 (3)設(shè)計(jì)基于4片高性能ADSP21160M的緊耦合并行處理系統(tǒng)，以完成多波形頻域數(shù)字脈沖壓縮的全部運(yùn)算工作。4片DSP共享外部總線，且各DSP以鏈路口互連，進(jìn)行數(shù)據(jù)通信。各DSP還使用一個(gè)鏈路口連接到接口板DSP，將脈壓結(jié)果送出。 (4)以一片ADSP21160M和一片EP1K100QC208為核心，設(shè)計(jì)輸出板電路，完成數(shù)據(jù)對(duì)齊、求模和數(shù)據(jù)向下一級(jí)的輸出，并產(chǎn)生模擬輸出。 (5)調(diào)試并改進(jìn)處理板和輸出板。
標(biāo)簽： FPGA DSP 多波形 壓縮系統(tǒng)
上傳時(shí)間： 2013-06-11
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本文的主要研究?jī)?nèi)容是利用FPGA平臺(tái)實(shí)現(xiàn)以太網(wǎng)絡(luò)接口。 首先，對(duì)論文的大致內(nèi)容和組織結(jié)構(gòu)做了簡(jiǎn)要介紹，并且比較分析了目前比較流行的網(wǎng)絡(luò)接口實(shí)現(xiàn)的三種方法，并以此為基礎(chǔ)提出了本文中重點(diǎn)介紹的基于FPGA 的網(wǎng)絡(luò)接口實(shí)現(xiàn)方法。 其次，介紹采用以FPGA 做為主控芯片控制8019AS 網(wǎng)絡(luò)控制芯片來(lái)實(shí)現(xiàn)從網(wǎng)絡(luò)上接收數(shù)據(jù)幀的功能。FPGA 需要在上電時(shí)完成對(duì)于8019AS的初始化設(shè)置。在接收和發(fā)送數(shù)據(jù)報(bào)文時(shí)，對(duì)相應(yīng)的寄存器進(jìn)行控制和操作以完成網(wǎng)絡(luò)數(shù)據(jù)幀的接收。對(duì)FPGA 與8019AS 之間的接口實(shí)現(xiàn)進(jìn)行了詳細(xì)的描述。 最后，介紹了在FPGA 內(nèi)部對(duì)于接收到的網(wǎng)絡(luò)數(shù)據(jù)幀進(jìn)行TCP/IP協(xié)議分析的具體過(guò)程和實(shí)現(xiàn)方法。分別詳細(xì)介紹了接收模塊、發(fā)送模塊以及其中子模塊具體功能和實(shí)現(xiàn)方法。說(shuō)明了模塊之間相互觸發(fā)的具體關(guān)系。現(xiàn)有的網(wǎng)絡(luò)接口一般是采用MCU 或者ARM 等專(zhuān)用控制芯片來(lái)實(shí)現(xiàn)的，而此次課題以FPGA 作為主控芯片來(lái)實(shí)現(xiàn)網(wǎng)絡(luò)接口以及部分TCP/IP 協(xié)議分析是一個(gè)創(chuàng)意。而且由于FPGA 多管腳可以靈活配置，也使得系統(tǒng)的可擴(kuò)展性有了很大的提高。
標(biāo)簽： FPGA 以太網(wǎng)絡(luò) 接口的設(shè)計(jì)
上傳時(shí)間： 2013-06-09
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本課題完成了基于FPGA的數(shù)據(jù)采集器以及IIC總線的模數(shù)轉(zhuǎn)換器部分、通訊部分的電路設(shè)計(jì)。其中FPGA采用Xilinx公司Spartan-Ⅱ系列的XC2S100芯片，在芯片中嵌入32位軟處理器MicroBlaze;ⅡC總線的模數(shù)轉(zhuǎn)換采用Microchip公司的MCP3221芯片，通訊部分則在FPGA片內(nèi)用VHDL語(yǔ)言實(shí)現(xiàn)。通過(guò)上述設(shè)計(jì)實(shí)現(xiàn)了“準(zhǔn)單片化”的模擬量和數(shù)字量的數(shù)據(jù)采集和處理。 所設(shè)計(jì)的數(shù)據(jù)采集器可以和結(jié)構(gòu)類(lèi)似的上位機(jī)通訊，本課題完成了在上位機(jī)中用VHDL語(yǔ)言實(shí)現(xiàn)的通信電路模塊。通過(guò)上述兩部分工作，將微處理器、數(shù)據(jù)存儲(chǔ)器、程序存儲(chǔ)器等數(shù)字邏輯電路均集成在同一個(gè)FPGA內(nèi)部，形成一個(gè)可編程的片上系統(tǒng)。FPGA片外僅為模擬器件和開(kāi)關(guān)量驅(qū)動(dòng)芯片。FPGA內(nèi)部的硬件電路采用VHDL語(yǔ)言編寫(xiě)；MCU軟核工作所需要的程序采用C語(yǔ)言編寫(xiě)。多臺(tái)數(shù)據(jù)采集器與服務(wù)器構(gòu)成數(shù)據(jù)采集系統(tǒng)。服務(wù)器端軟件用VB開(kāi)發(fā)，既可以將實(shí)時(shí)采集的數(shù)據(jù)以數(shù)字方式顯示，也可以用更加直觀的曲線方式顯示。 由于數(shù)據(jù)采集器是所有自控類(lèi)系統(tǒng)所必需的電路模塊，所以一個(gè)通用的片上系統(tǒng)設(shè)計(jì)可以解決各類(lèi)系統(tǒng)的應(yīng)用問(wèn)題，達(dá)到“設(shè)計(jì)復(fù)用”(DesignReuse)的目的。采用基于FPGA的SOPC設(shè)計(jì)的更加突出的優(yōu)點(diǎn)是不必更換芯片就可以實(shí)現(xiàn)設(shè)計(jì)的改進(jìn)和升級(jí)，同時(shí)也可以降低成本和提高可靠性。
標(biāo)簽： FPGA SOPC 數(shù)據(jù)采集系統(tǒng)
上傳時(shí)間： 2013-07-12
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本文研究了在復(fù)雜背景下紅外圖像的背景和噪聲抑制算法，并且完成了硬件實(shí)現(xiàn)，主要包括以下內(nèi)容： 1.通過(guò)對(duì)實(shí)際紅外圖像的背景和噪聲特性的研究分析，設(shè)計(jì)改進(jìn)了一種基于加權(quán)廣義次序統(tǒng)計(jì)濾波器的背景抑制的算法。紅外圖像的噪聲通常為脈沖噪聲，具有高頻特性；而紅外圖像的背景變換比較緩慢，其頻譜成分多集中在低頻區(qū)域，所以本文在對(duì)圖像特性分析的基礎(chǔ)上，設(shè)計(jì)改進(jìn)了基于加權(quán)廣義次序統(tǒng)計(jì)濾波器的背景抑制的算法。在對(duì)采集的起伏背景紅外圖像進(jìn)行背景抑制后，用全局門(mén)限可以有效的分割出目標(biāo)信息，輸出包含目標(biāo)信息的二值化圖像，為后續(xù)處理提供數(shù)據(jù)。但是出于更復(fù)雜背景條件下算法有效性的目的，深入討論了局部自適應(yīng)門(mén)限分割算法的設(shè)計(jì)。 2.在實(shí)時(shí)信號(hào)處理系統(tǒng)中，底層的圖像預(yù)處理算法目前難以用軟件實(shí)現(xiàn)；但是其運(yùn)算結(jié)構(gòu)相對(duì)比較簡(jiǎn)單，適于用FPGA進(jìn)行硬件實(shí)現(xiàn)。本文對(duì)算法的FPGA設(shè)計(jì)作了較為深入地研究，同時(shí)介紹了算法的VHDL實(shí)現(xiàn)，利用模塊化的優(yōu)點(diǎn)對(duì)算法分模塊設(shè)計(jì)，對(duì)各個(gè)模塊的實(shí)現(xiàn)作了詳細(xì)介紹。 3.完成了紅外成像制導(dǎo)系統(tǒng)的預(yù)處理部分硬件電路設(shè)計(jì)，對(duì)FPGA中預(yù)處理算法的處理結(jié)果進(jìn)行了驗(yàn)證。通過(guò)算法在硬件上的實(shí)現(xiàn)，證明了算法的有效性。
標(biāo)簽： FPGA 紅外成像 制導(dǎo) 數(shù)據(jù)
上傳時(shí)間： 2013-07-02
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本文首先研究了常規(guī)的數(shù)據(jù)采集的方法，針對(duì)由單片機(jī)構(gòu)成的數(shù)據(jù)采集系統(tǒng)數(shù)據(jù)處理能力弱的問(wèn)題提出了基于現(xiàn)場(chǎng)可編程門(mén)陣列(FieldProgrammableGateArray,FPGA)為邏輯控制芯片對(duì)三片A/D芯片進(jìn)行控制的遠(yuǎn)程多路數(shù)據(jù)采集的解決方案。 本文利用VisualBasic編寫(xiě)串口通信程序，通過(guò)串行端口向FPGA數(shù)據(jù)采集板發(fā)送數(shù)據(jù)采集的參數(shù)指令,FPGA數(shù)據(jù)采集板接受指令后進(jìn)行現(xiàn)場(chǎng)數(shù)據(jù)采集，并通過(guò)串行通信將數(shù)據(jù)發(fā)送到PC機(jī)，在通信過(guò)程中完全遵守RS-232協(xié)議，具有較強(qiáng)的通用性和推廣價(jià)值。然后本文重點(diǎn)介紹了該采集系統(tǒng)的硬件設(shè)計(jì)原理和軟件設(shè)計(jì)框架，實(shí)現(xiàn)實(shí)時(shí)嵌入式微機(jī)數(shù)據(jù)采集系統(tǒng)的軟件和硬件設(shè)計(jì)方法，將部分軟件的功能改由硬件實(shí)現(xiàn)，從邏輯上大大簡(jiǎn)化了嵌入式軟件的設(shè)計(jì)。
標(biāo)簽： FPGA WEB 遠(yuǎn)程 多路數(shù)據(jù)采集
上傳時(shí)間： 2013-04-24
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上傳時(shí)間： 2013-05-30
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本文首先對(duì)目前使用比較多的幾種擴(kuò)頻調(diào)制方式：BPSK調(diào)制方式、QPSK調(diào)制方式、CCK調(diào)制方式、MBOK調(diào)制方式進(jìn)行了介紹，并從誤碼率、處理增益、頻帶利用率等方面對(duì)它們進(jìn)行了比較，重點(diǎn)討論了MBOK調(diào)制方式的優(yōu)越性能。然后研究了MBOK調(diào)制方式的擴(kuò)頻和解擴(kuò)方案，包括高速數(shù)據(jù)進(jìn)行串并轉(zhuǎn)換、擴(kuò)頻、偽碼同步、解擴(kuò)等。最后，以Altera公司的MAXPLUSⅡ開(kāi)發(fā)系統(tǒng)為平臺(tái)，對(duì)系統(tǒng)的各個(gè)部分進(jìn)行了模塊化設(shè)計(jì)，并進(jìn)行了軟件仿真，仿真結(jié)果表明，設(shè)計(jì)達(dá)到了預(yù)定的要求?！ ?/p>
標(biāo)簽： MBOK FPGA 擴(kuò)頻 實(shí)現(xiàn)研究
上傳時(shí)間： 2013-05-15
上傳用戶：dancnc
頻率特性測(cè)試儀(簡(jiǎn)稱(chēng)掃頻儀)是一種測(cè)試電路頻率特性的儀器，它廣泛應(yīng)用于無(wú)線電、電視、雷達(dá)及通信等領(lǐng)域，為分析和改善電路的性能提供了便利的手段。而傳統(tǒng)的掃頻儀由多個(gè)模塊構(gòu)成，電路復(fù)雜，體積龐大，而且在高頻測(cè)量中，大量的分立元件易受溫度變化和電磁干擾的影響。為此，本文提出了集成化設(shè)計(jì)的方法，針對(duì)可編程邏輯器件的特點(diǎn)，對(duì)硬件實(shí)現(xiàn)方法進(jìn)行了探索。 本文對(duì)三大關(guān)鍵技術(shù)進(jìn)行了深入研究： 第一，由掃頻信號(hào)發(fā)生器的設(shè)計(jì)出發(fā)，對(duì)直接數(shù)字頻率合成技術(shù)(DDS)進(jìn)行了系統(tǒng)的理論研究，并改進(jìn)了ROM壓縮方法，在提高壓縮比的同時(shí)，改進(jìn)了DDS系統(tǒng)的雜散度，并且利用該方法實(shí)現(xiàn)了幅度和相位可調(diào)制的DDS系統(tǒng)-掃頻信號(hào)發(fā)生器。 第二，為了提高系統(tǒng)時(shí)鐘的工作頻率，對(duì)流水線算法進(jìn)行了深入的研究，并針對(duì)累加器的特點(diǎn)，進(jìn)行了一系列的改進(jìn)，使系統(tǒng)能在100MHz的頻率下正常工作。 第三，從系統(tǒng)頻率特性測(cè)試的理論出發(fā)，研究如何在FPGA中提高多位數(shù)學(xué)運(yùn)算的速度，從而提出了一種實(shí)現(xiàn)多位BCD碼除法運(yùn)算的方法—高速串行BCD碼除法；隨后，又將流水線技術(shù)應(yīng)用于該算法，對(duì)該方法進(jìn)行改進(jìn)，完成了基于流水線技術(shù)的BCD碼除法運(yùn)算的設(shè)計(jì)，并用此方法實(shí)現(xiàn)了頻率特性的測(cè)試。 在研究以上理論方法的基礎(chǔ)上，以大規(guī)?？删幊踢壿嬈骷﨓P1K100QC208和微處理器89C52為實(shí)現(xiàn)載體，提出了基于單片機(jī)和FPGA體系結(jié)構(gòu)的集成化設(shè)計(jì)方案；以VerilogHDL為設(shè)計(jì)語(yǔ)言，實(shí)現(xiàn)了頻率特性測(cè)試儀主要部分的設(shè)計(jì)。該頻率特性測(cè)試儀完成掃頻信號(hào)的輸出和頻率特性的測(cè)試兩大主要任務(wù)，而掃頻信號(hào)源和頻率特性測(cè)試這兩大主要模塊可集成在一片可編程邏輯器件中，充分體現(xiàn)了可編程邏輯器件的優(yōu)勢(shì)。 本文首先對(duì)相關(guān)的概念理論進(jìn)行了介紹，包括DDS原理、流水線技術(shù)等，進(jìn)而提出了系統(tǒng)的總體設(shè)計(jì)方案，包括設(shè)計(jì)工具、語(yǔ)言和實(shí)現(xiàn)載體的選擇，而后，簡(jiǎn)要介紹了微處理器電路和外圍電路，最后，較為詳細(xì)地闡述了兩個(gè)主要模塊的設(shè)計(jì)，并給出了實(shí)現(xiàn)方式。
標(biāo)簽： FPGA 頻率特性 測(cè)試 儀的研制
上傳時(shí)間： 2013-06-08
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隨著國(guó)際互聯(lián)網(wǎng)絡(luò)的迅猛發(fā)展，網(wǎng)絡(luò)應(yīng)用的不斷豐富，Intenret已經(jīng)從最初以學(xué)術(shù)交流為目的而演變?yōu)樯虡I(yè)行為，網(wǎng)絡(luò)安全性需求日益增加，高速網(wǎng)絡(luò)安全保密成為關(guān)注的焦點(diǎn)，在安全得到保障的情況下，為了滿足網(wǎng)速無(wú)限制的追求，高速網(wǎng)絡(luò)硬件加密設(shè)備也必將成為需求熱點(diǎn)。另一方面，IPSec協(xié)議被廣泛的應(yīng)用于防火墻和安全網(wǎng)關(guān)中，但對(duì)IPSec協(xié)議的處理會(huì)大大增加網(wǎng)關(guān)的負(fù)載，成為千兆網(wǎng)實(shí)現(xiàn)的瓶頸。本文便是針對(duì)上述現(xiàn)狀，研究基于高性能FPGA實(shí)現(xiàn)千兆IPSec協(xié)議的設(shè)計(jì)技術(shù)。 目前，國(guó)外IPSec協(xié)議實(shí)現(xiàn)已經(jīng)芯片化，達(dá)到幾千兆的速率，但是國(guó)內(nèi)產(chǎn)品多以軟件實(shí)現(xiàn)，速度難以提高。本文采用的基于FPGA的IPSec技術(shù)方案，采用硬件實(shí)現(xiàn)隧道模式下的IPSec協(xié)議，為IP分組及其上層協(xié)議數(shù)據(jù)提供機(jī)密性、數(shù)據(jù)完整性驗(yàn)證以及數(shù)據(jù)源驗(yàn)證等安全服務(wù)。在以VPN為實(shí)施方案的基礎(chǔ)上，構(gòu)建了以KDIPSec為設(shè)備原型以IPSec協(xié)議為出發(fā)點(diǎn)的千兆網(wǎng)絡(luò)系統(tǒng)環(huán)境模型，從硬件體系結(jié)構(gòu)到各個(gè)模塊的劃分以及各個(gè)模塊實(shí)現(xiàn)的功能這幾個(gè)方面描述了KDIPSec實(shí)現(xiàn)技術(shù)，最后描述了一些關(guān)鍵模塊的FPGA設(shè)計(jì)和和仿真。所有處理模塊均在Xilinx公司的FPGA芯片中實(shí)現(xiàn)，處理速率超過(guò)1Gb/s。
標(biāo)簽： IPSec FPGA 協(xié)議 實(shí)現(xiàn)技術(shù)
上傳時(shí)間： 2013-07-03
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逆變控制器的發(fā)展經(jīng)歷從分立元件的模擬電路到以專(zhuān)用微處理芯片（DSP/MCU）為核心的電路系統(tǒng)，并從數(shù)模混合電路過(guò)渡到純數(shù)字控制的歷程。但是，通用微處理芯片是為一般目的而設(shè)計(jì)，存在一定局限。為此，近幾年來(lái)逆變器專(zhuān)用控制芯片（ASIC）實(shí)現(xiàn)技術(shù)的研究越來(lái)越受到關(guān)注，已成為逆變控制器發(fā)展的新方向之一。本文利用一個(gè)成熟的單相電壓型PWM逆變器控制模型，圍繞逆變器專(zhuān)用控制芯片ASIC的實(shí)現(xiàn)技術(shù)，依次對(duì)專(zhuān)用芯片的系統(tǒng)功能劃分，硬件算法，全系統(tǒng)的硬件設(shè)計(jì)及優(yōu)化，流水線操作和并行化，芯片運(yùn)行穩(wěn)定性等問(wèn)題進(jìn)行了初步研究。首先引述了單相電壓型PWM逆變器連續(xù)時(shí)間和離散時(shí)間的數(shù)學(xué)模型，以及基于極點(diǎn)配置的單相電壓型PWM逆變器電流內(nèi)環(huán)電壓外環(huán)雙閉環(huán)控制系統(tǒng)的設(shè)計(jì)過(guò)程，同時(shí)給出了仿真結(jié)果，仿真表明此系統(tǒng)具有很好的動(dòng)、靜態(tài)性能，并且具有自動(dòng)限流功能，提高了系統(tǒng)的可靠性。緊接著分析了FPGA器件的特征和結(jié)構(gòu)。在給出本芯片應(yīng)用目標(biāo)的基礎(chǔ)上，制定了FPGA目標(biāo)器件的選擇原則和芯片的技術(shù)規(guī)格，完成了器件選型及相關(guān)的開(kāi)發(fā)環(huán)境和工具的選取。然后系統(tǒng)闡述了復(fù)雜FPGA設(shè)計(jì)的設(shè)計(jì)方法學(xué)，詳細(xì)介紹了基于FPGA的ASIC設(shè)計(jì)流程，概要介紹了僅使用QuartusII的開(kāi)發(fā)流程，以及Modelsim、SynplifyPro、QuartusII結(jié)合使用的開(kāi)發(fā)流程。在此基礎(chǔ)上，進(jìn)行了芯片系統(tǒng)功能劃分，針對(duì)：DDS標(biāo)準(zhǔn)正弦波發(fā)生器，電壓電流雙環(huán)控制算法單元，硬件PI算法單元，SPWM產(chǎn)生器，三角波發(fā)生器，死區(qū)控制器，數(shù)據(jù)流/控制流模塊等逆變器控制硬件算法/控制單元，研究了它們的硬件算法，完成了模塊化設(shè)計(jì)。分析了全數(shù)字鎖相環(huán)的結(jié)構(gòu)和模型，以此為基礎(chǔ)，設(shè)計(jì)了一種應(yīng)用于逆變器的，用比例積分方法替代傳統(tǒng)鎖相系統(tǒng)中的環(huán)路濾波，用相位累加器實(shí)現(xiàn)數(shù)控振蕩器（DCO）功能的高精度二階全數(shù)字鎖相環(huán)（DPLL）。分析了“流水線操作”等設(shè)計(jì)優(yōu)化問(wèn)題，并針對(duì)逆變器控制系統(tǒng)中，控制系統(tǒng)算法呈多層結(jié)構(gòu)，且層與層之間還有數(shù)據(jù)流聯(lián)系，其執(zhí)行順序和數(shù)據(jù)流的走向較為復(fù)雜，不利于直接采用流水線技術(shù)進(jìn)行設(shè)計(jì)的特點(diǎn)，提出一種全新的“分層多級(jí)流水線”設(shè)計(jì)技術(shù)，有效地解決了復(fù)雜控制系統(tǒng)的流水線優(yōu)化設(shè)計(jì)問(wèn)題。本文最后對(duì)芯片運(yùn)行穩(wěn)定性等問(wèn)題進(jìn)行了初步研究。指出了設(shè)計(jì)中的“競(jìng)爭(zhēng)冒險(xiǎn)”和飽受困擾之苦的“亞穩(wěn)態(tài)”問(wèn)題，分析了產(chǎn)生機(jī)理，并給出了常用的解決措施。
標(biāo)簽： FPGA 逆變器 控制芯片
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