由于目前尚未有文獻對以上三類控制器進行詳細的研究比較,因此該文利用MATLAB中Simulink的模塊函數建立了以上三類滯環電流控制器的仿真模型,對以上三類控制器進行詳細的仿真研究,探討其各方面性能的優劣. 通過對基于空間矢量調制的三相滯環電流控制器(SVMHCC)的仿真研究表明,當其外滯環寬度太小時,三相電流容易產生畸變,三相總開關次數反而較小;當其外滯環寬度太大時,三相電流能夠得到有效控制,但是最大電流誤差和三相總開關次數增加,因此選擇外滯環寬度時需要綜合考慮控制器的控制性能、最大電流誤差和三相總開關次數等因素.但是由于需要考慮的因素大多而且它們相互制約,因此如何選擇合適的外滯環寬度就成為SVMHCC中難以解決的問題. 在仿真研究的基礎上,該文提出了改進方案.仿真和實驗結果均表明,改進的滯環電流控制器綜合了以上幾種控制器的優點,具有三相總開關次數低、開關頻率變化規則、三相控制對稱和能有效控制三相最大電流誤差等優點.
標簽:
PWM
逆變器
環電
上傳時間:
2013-06-07
上傳用戶:小碼農lz
JPEG2000是由ISO/ITU-T組織下的IEC JTC1/SC29/WG1小組制定的下一代靜止圖像壓縮標準.與JPEG(Joint Photographic Experts Group)相比,JPEG2000能夠提供更好的數據壓縮比,并且提供了一些JPEG所不具有的功能[1].JPEG2000具有的多種特性使得它具有廣泛的應用前景.但是,JPEG2000是一個復雜編碼系統,目前為止的軟件實現方案的執行時間和所需的存儲量較大,若想將JPEG2000應用于實際中,有著較大的困難,而用硬件電路實現JPEG2000或者其中的某些模塊,必然能夠減少JPEG200的執行時間,因而具有重要的意義.本文首先簡單介紹了JPEG2000這一新的靜止圖像壓縮標準,然后對算術編碼的原理及實現算法進行了深入的研究,并重點探討了JPEG2000中算術編碼的硬件實現問題,給出了一種硬件最優化的算術編碼實現方案.最后使用硬件描述語言(Very High Speed Integrated Circuit Hardware Description Language,VHDL)在寄存器傳輸級(Register Transfer Level,RTL描述了該硬件最優化的算術編碼實現方案,并以Altera 20K200E FPGA為基礎,在Active-HDL環境中進行了功能仿真,在Quartus Ⅱ集成開發環境下完成了綜合以及后仿真,綜合得到的最高工作時鐘頻率達45.81MHz.在相同的輸入條件下,輸出結果表明,本文設計的硬件算術編碼器與實現JPEG2000的軟件:Jasper[2]中的算術編碼模塊相比,處理時間縮短了30﹪左右.因而本文的研究對于JPEG2000應用于數字監控系統等實際應用有著重要的意義.
標簽:
JPEG
2000
FPGA
算術編碼
上傳時間:
2013-05-16
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