伴隨著多媒體顯示和傳輸技術(shù)的發(fā)展,人們獲得了越來越高的視聽享受。從傳統(tǒng)的模擬電視,到標(biāo)清、高清、全高清。與顯示技術(shù)發(fā)展結(jié)伴而行的是顯示接口技術(shù)的發(fā)展,從模擬的AV端子,S-Video和VGA接口,到數(shù)字顯示的DVI接口,技術(shù)上經(jīng)歷了一個(gè)從模擬到數(shù)字,從并行到串行,從低速到高速的發(fā)展過程。 HDMI是最新的高清晰度多媒體接口,它的規(guī)范由Silicon Image等七家公司提出,具有帶寬大,尺寸小,傳輸距離長和支持正版保護(hù)等功能,符合當(dāng)今技術(shù)的發(fā)展潮流,一經(jīng)推出,就獲得了巨大的成功。成為平板顯示器、高清電視等設(shè)備的標(biāo)準(zhǔn)接口之一,并獲得了越來越廣泛的應(yīng)用。 從上世紀(jì)80年代XILINX發(fā)明第一款FPGA芯片以來,FPGA就以其體系結(jié)構(gòu)和邏輯單元靈活,運(yùn)算速度快,編程方便等優(yōu)點(diǎn)廣泛應(yīng)用與IC設(shè)計(jì)、系統(tǒng)控制、視頻處理、通信系統(tǒng)、航空航天等諸多方面。 本文利用ALTERA的一款高端FPGA芯片EP2S180F1508C3為核心,配合Silicon Image的專用HDMI接收芯片搭建了一個(gè)HDMI的接收顯示平臺(tái)。針對(duì)HDMI帶寬寬,數(shù)據(jù)量大的特點(diǎn),使用了新型的DDR2 SDRAM作為視頻信號(hào)的輸入和輸出緩沖。在硬件板級(jí)設(shè)計(jì)上,針對(duì)HDMI和DDR2的相關(guān)高速電路,采用了一系列的高速電路設(shè)計(jì)方法,有效的避免了信號(hào)的反射,串?dāng)_等不良現(xiàn)象。同時(shí)在對(duì)HDMI規(guī)范和DDR2 SDRAM時(shí)序規(guī)范的深入研究的基礎(chǔ)上,在ALTERA的開發(fā)平臺(tái)QUARTUSII上編寫了系統(tǒng)的頂層模塊和相關(guān)各功能子模塊,并仿真通過。 論文的主要工作和創(chuàng)新點(diǎn)表現(xiàn)在以下幾個(gè)方面： 1、論文研究了最新的HDMI接口規(guī)范和新型存儲(chǔ)器件DDR2的時(shí)序規(guī)范。 2、論文搭建的整個(gè)系統(tǒng)相當(dāng)龐大,涉及到相關(guān)的規(guī)范、多種芯片的資料、各種工具軟件的使用、原理圖的繪制和PCB板的布局布線,直至后期的編程仿真,花費(fèi)了作者大量的時(shí)間和精力。 3、論文首次使用FPGA來處理HDMI信號(hào)且直接驅(qū)動(dòng)顯示器件,區(qū)別于-般的ASIC方案。 4、論文對(duì)高速電路特別是的DDR2布局布線,采用了一系列的專門措施,具有一定的借鑒價(jià)值。
標(biāo)簽： FPGA HDMI 顯示系統(tǒng)
上傳時(shí)間： 2013-06-22
上傳用戶：784533221
隨著圖像處理技術(shù)和投影技術(shù)的不斷發(fā)展，人們對(duì)高沉浸感的虛擬現(xiàn)實(shí)場(chǎng)景提出了更高的要求，這種虛擬顯示的場(chǎng)景往往由多通道的投影儀器同時(shí)在屏幕上投影出多幅高清晰的圖像，再把這些單獨(dú)的圖像拼接在一起組成一幅大場(chǎng)景的圖像。而為了給人以逼真的效果，投影的屏幕往往被設(shè)計(jì)為柱面屏幕，甚至是球面屏幕。當(dāng)圖像投影在柱面屏幕的時(shí)候就會(huì)發(fā)生幾何形狀的變化，而避免這種幾何變形的就是圖像拼接過程中的幾何校正和邊緣融合技術(shù)。 一個(gè)大場(chǎng)景可視化系統(tǒng)由投影機(jī)、投影屏幕、圖像融合機(jī)等主要模塊組成。在虛擬現(xiàn)實(shí)應(yīng)用系統(tǒng)中，要實(shí)現(xiàn)高臨感的多屏幕無縫拼接以及曲面組合顯示，顯示系統(tǒng)還需要運(yùn)用幾何數(shù)字變形及邊緣融合等圖像處理技術(shù)，實(shí)現(xiàn)諸如在平面、柱面、球面等投影顯示面上顯示圖像。而關(guān)鍵設(shè)備在于圖像融合機(jī)，它實(shí)時(shí)采集圖形服務(wù)器，或者PC的圖像信號(hào)，通過圖像處理模塊對(duì)圖像信息進(jìn)行幾何校正和邊緣融合，在處理完成后再送到顯示設(shè)備。 本課題提出了一種基于FPGA技術(shù)的圖像處理系統(tǒng)。該系統(tǒng)實(shí)現(xiàn)圖像數(shù)據(jù)的AiD采集、圖像數(shù)據(jù)在SRAM以及SDRAM中的存取、圖像在FPGA內(nèi)部的DSP運(yùn)算以及圖像數(shù)據(jù)的D/A輸出。系統(tǒng)設(shè)計(jì)的核心部分在于系統(tǒng)的控制以及數(shù)字信號(hào)的處理。本課題采用XilinxVirtex4系列FPGA作為主處理芯片，并利用VerilogHDL硬件描述語言在FPGA內(nèi)部設(shè)計(jì)了A/D模塊、D/A模塊、SRAM、SDRAM以及ARM處理器的控制器邏輯。 本課題在FPGA圖像處理系統(tǒng)中設(shè)計(jì)了一個(gè)ARM處理器模塊，用于上電時(shí)對(duì)系統(tǒng)在圖像變化處理時(shí)所需參數(shù)進(jìn)行傳遞，并能實(shí)時(shí)從上位機(jī)更新參數(shù)。該設(shè)計(jì)在提高了系統(tǒng)性能的同時(shí)也便于系統(tǒng)擴(kuò)展。 本文首先介紹了圖像處理過程中的幾何變化和圖像融合的算法，接著提出了系統(tǒng)的設(shè)計(jì)方案及模塊劃分，然后圍繞FPGA的設(shè)計(jì)介紹了SDRAM控制器的設(shè)計(jì)方法，最后介紹了ARM處理器的接口及外圍電路的設(shè)計(jì)。
上傳時(shí)間： 2013-04-24
上傳用戶：1047385479
隨著多媒體技術(shù)發(fā)展，數(shù)字圖像處理已經(jīng)成為眾多應(yīng)用系統(tǒng)的核心和基礎(chǔ)。圖像處理作為一種重要的現(xiàn)代技術(shù)，已經(jīng)廣泛應(yīng)用于軍事指揮、大視場(chǎng)展覽、跟蹤雷達(dá)、電視會(huì)議、導(dǎo)航等眾多領(lǐng)域。因而，實(shí)現(xiàn)高分辨率高幀率圖像實(shí)時(shí)處理的技術(shù)不僅具有廣泛的應(yīng)用前景，而且對(duì)相關(guān)領(lǐng)域的發(fā)展也具有深遠(yuǎn)意義。 大視場(chǎng)可視化系統(tǒng)由于屏幕尺寸很大，只有在特制的曲面屏幕上才能使細(xì)節(jié)得到充分地展現(xiàn)。為了在曲面屏幕上正確的顯示圖像，需要在投影前實(shí)時(shí)地對(duì)圖像進(jìn)行幾何校正和邊緣融合。而現(xiàn)場(chǎng)可編程門陣列(FPGA)則是用硬件處理實(shí)時(shí)圖像數(shù)據(jù)的理想選擇，基于FPGA的圖像處理技術(shù)是世界范圍內(nèi)廣泛關(guān)注的研究領(lǐng)域。 本課題的主要工作就是設(shè)計(jì)一個(gè)以FPGA為核心的硬件系統(tǒng)，該系統(tǒng)可對(duì)高分辨率高刷新率(1024*768@60Hz)的視頻圖像實(shí)時(shí)地進(jìn)行幾何校正和邊緣融合。 論文首先介紹了圖像處理的幾何原理，然后提出了基于FPGA的大視場(chǎng)實(shí)時(shí)圖像融合處理系統(tǒng)的設(shè)計(jì)方案和模塊功能劃分。系統(tǒng)分為算法與軟件設(shè)計(jì)，硬件電路設(shè)計(jì)和FPGA邏輯設(shè)計(jì)三個(gè)大的部分。本論文主要負(fù)責(zé)FPGA的邏輯設(shè)計(jì)。圍繞FPGA的邏輯設(shè)計(jì)，論文先介紹了系統(tǒng)涉及的關(guān)鍵技術(shù)，以及使用Verilog語言進(jìn)行邏輯設(shè)計(jì)的基本原則。 論文重點(diǎn)對(duì)FPGA內(nèi)部模塊設(shè)計(jì)進(jìn)行了詳細(xì)的闡述。仲裁與控制模塊是頂模塊的主體部分，主要實(shí)現(xiàn)系統(tǒng)狀態(tài)機(jī)和時(shí)序控制；參數(shù)表模塊主要實(shí)現(xiàn)SDRAM存儲(chǔ)器的控制器接口，用于圖像處理時(shí)讀取參數(shù)信息。圖像處理模塊是整個(gè)系統(tǒng)的核心，通過調(diào)用FPGA內(nèi)嵌的XtremeDSP模塊，高速地完成對(duì)圖像數(shù)據(jù)的乘累加運(yùn)算。最后論文提出并實(shí)現(xiàn)了一種基于PicoBlaze核的12C總線接口用于配置FPGA外圍芯片。 經(jīng)過對(duì)寄存器傳輸級(jí)VerilogHDL代碼的綜合和仿真，結(jié)果表明，本文所設(shè)計(jì)的系統(tǒng)可以應(yīng)用在大視場(chǎng)可視化系統(tǒng)中完成對(duì)高分辨率高幀率圖像的實(shí)時(shí)處理。
標(biāo)簽： FPGA 實(shí)時(shí)圖像 處理系統(tǒng)
上傳時(shí)間： 2013-05-19
上傳用戶：戀天使569
紋理映射在計(jì)算機(jī)圖形計(jì)算中屬于光柵化階段，處理的是像素，主要的特點(diǎn)是數(shù)據(jù)的吞吐量大，對(duì)實(shí)時(shí)系統(tǒng)來說轉(zhuǎn)換的速度是一個(gè)關(guān)鍵的因素，人們尋求各種加速算法來提高運(yùn)算速度。傳統(tǒng)的方法是用更快的處理器，并行算法或?qū)Ｓ糜布ｋS著數(shù)字技術(shù)的發(fā)展，尤其是可編程邏輯門陣列(FPGAs)的發(fā)展，提供了一種新的加速方法。FPGAs在密度和性能上都有突破性的發(fā)展，當(dāng)前的FPGA芯片已經(jīng)能夠運(yùn)算各種圖形算法，而在速度上與專用的圖形卡硬件相同。因此，F(xiàn)PGA芯片非常適合這項(xiàng)工作。 本文主要工作包括以下幾個(gè)方面： 1、本文提出了一種MIPmapping紋理映射優(yōu)化方法，改進(jìn)了MIPmapping映射細(xì)化層次算法及紋理圖像的存儲(chǔ)方式，減少紋理尋址的計(jì)算量，提高紋理存儲(chǔ)的相關(guān)性。詳細(xì)內(nèi)容請(qǐng)閱讀第三章。 2、提出了一種MIPmapping紋理映射優(yōu)化方法的硬件實(shí)現(xiàn)方案，該方案針對(duì)移動(dòng)設(shè)備對(duì)功耗和面積的要求，以及分辨率不高的特點(diǎn)，在參數(shù)空間到紋理地址的計(jì)算中用定點(diǎn)數(shù)來實(shí)現(xiàn)。詳細(xì)內(nèi)容請(qǐng)閱讀第四章。 3、實(shí)現(xiàn)了紋理映射流水線單元紋理地址產(chǎn)生電路，及紋理濾波電路的FPGA設(shè)計(jì)，并給出設(shè)計(jì)的綜合和仿真結(jié)果。詳細(xì)內(nèi)容請(qǐng)閱讀第五章4、實(shí)現(xiàn)了符合IEEE 754單精度標(biāo)準(zhǔn)的乘法、乘累加及除法運(yùn)算器電路。乘法器采用改進(jìn)型Booth編碼電路以減少部分積數(shù)量，用Wallace對(duì)部分積進(jìn)行壓縮；乘累加器采用multiply-add fused算法，對(duì)關(guān)鍵路徑進(jìn)行了優(yōu)化；除法器為基于改進(jìn)型泰勒級(jí)數(shù)展開的查找表結(jié)構(gòu)實(shí)現(xiàn)，查找表尺寸只有208字節(jié)，電路為固定時(shí)延，在電路尺寸、延時(shí)及復(fù)雜度方面進(jìn)行了較好的平衡。
上傳時(shí)間： 2013-04-24
上傳用戶：yxvideo
XH 2.54 插座尺寸，來源網(wǎng)絡(luò)，為使用方便特此整理
上傳時(shí)間： 2013-07-07
上傳用戶：fandeshun
基于FPGA的彩色LED大屏幕顯示系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)
標(biāo)簽： LED 彩色 大屏幕顯示系統(tǒng)
上傳時(shí)間： 2013-07-29
上傳用戶：362279997
熟練掌握Verilog HDL的十大基本功
標(biāo)簽： verilog
上傳時(shí)間： 2013-05-18
上傳用戶：familiarsmile
現(xiàn)場(chǎng)可編程門陣列(FPGA)能夠減少電子系統(tǒng)的開發(fā)風(fēng)險(xiǎn)和開發(fā)成本，縮短上市時(shí)間，降低維護(hù)升級(jí)成本，故廣泛地應(yīng)用在電子系統(tǒng)中。最新的FPGA都采用了層次化的布線資源結(jié)構(gòu)，與以前的結(jié)構(gòu)發(fā)生了很大的變化。由于FPGA布線資源的固定性和有限性，因此需要開發(fā)適用于這種層次化的FPGA結(jié)構(gòu)并提高布線資源有效利用率的布線算法。同時(shí)由于晶體管尺寸的不斷減小，有必要在FPGA布線算法中考慮功耗和時(shí)序問題。 本論文所作的研究工作主要包括：提出一種基于Tile的FPGA結(jié)構(gòu)描述方法，對(duì)FPGA功耗模型和時(shí)序模型進(jìn)行了研究，實(shí)現(xiàn)了考慮FPGA功耗、布線資源利用率的布線算法。 在FPGA結(jié)構(gòu)描述方面，本文在分析現(xiàn)代商用FPGA層次化結(jié)構(gòu)及學(xué)術(shù)上對(duì)FPGA描述方法的基礎(chǔ)上，提出一種基于Tile的FPGA結(jié)構(gòu)描述。由于基本Tile的重復(fù)性，采用該方法可以簡(jiǎn)化FPGA結(jié)構(gòu)的描述，同時(shí)由于該方法是以硬件結(jié)構(gòu)為根據(jù)，為FPGA軟硬件提供了簡(jiǎn)單而靈活的接口，該方法在原型系統(tǒng)中測(cè)試證明是正確的。 在FPGA功耗模型方面，本文研究了ASIC中關(guān)于電路功耗計(jì)算的基本方法，并將其應(yīng)用到FPGA功耗分析中。在模型中的采用了混合的功耗模型，包括動(dòng)態(tài)功耗模型和靜態(tài)功耗模型。動(dòng)態(tài)功耗的計(jì)算采用基于節(jié)點(diǎn)狀態(tài)轉(zhuǎn)換率的開關(guān)級(jí)動(dòng)態(tài)功耗計(jì)算和邏輯塊宏模型，靜態(tài)功耗則采用基于公式計(jì)算的晶體管漏電功耗模型和邏輯塊基于仿真的LUT/MUX表達(dá)式計(jì)算模型。這些功耗模型將運(yùn)用到我們后面的功耗計(jì)算和基于功耗驅(qū)動(dòng)的布線算法中。 在FPGA布線算法研究和實(shí)現(xiàn)方面，本文在介紹基本的搜索算法之后，介紹了將FPGA硬件結(jié)構(gòu)轉(zhuǎn)變?yōu)镕PGA布線程序可識(shí)別的布線資源圖的方法，并將基本的搜索算法運(yùn)用的FPGA布線資源圖上，實(shí)現(xiàn)FPGA的基于布通率的布線算法。在此基礎(chǔ)上，借鑒了FPGA時(shí)序分析方法，將時(shí)序分析作為布線算法的一子模塊，對(duì)基于時(shí)序的布線算法進(jìn)行了研究；同時(shí)采用了FPGA功耗模型，在布線算法實(shí)現(xiàn)中考慮了動(dòng)態(tài)功耗的問題。最后在布線算法中實(shí)現(xiàn)兩種啟發(fā)式策略以提高可布線資源有效利用率。
上傳時(shí)間： 2013-04-24
上傳用戶：long14578
可配置端口電路是FPGA芯片與外圍電路連接關(guān)鍵的樞紐，它有諸多功能：芯片與芯片在數(shù)據(jù)上的傳遞(包括對(duì)輸入信號(hào)的采集和輸出信號(hào)輸出)，電壓之間的轉(zhuǎn)換，對(duì)外圍芯片的驅(qū)動(dòng)，完成對(duì)芯片的測(cè)試功能以及對(duì)芯片電路保護(hù)等。 本文采用了自頂向下和自下向上的設(shè)計(jì)方法，依據(jù)可配置端口電路能實(shí)現(xiàn)的功能和工作原理，運(yùn)用Cadence的設(shè)計(jì)軟件，結(jié)合華潤上華0.5μm的工藝庫，設(shè)計(jì)了一款性能、時(shí)序、功耗在整體上不亞于xilinx4006e[8]的端口電路。主要研究以下幾個(gè)方面的內(nèi)容： 1.基于端口電路信號(hào)寄存器的采集和輸出方式，本論文設(shè)計(jì)的端口電路可以通過配置將它設(shè)置成單沿或者雙沿的觸發(fā)方式[7]，并完成了Verilog XL和Hspiee的功能和時(shí)序仿真，且建立時(shí)間小于5ns和保持時(shí)間在0ns左右。和xilinx4006e[8]相比較滿足設(shè)計(jì)的要求。 2.基于TAP Controller的工作原理及它對(duì)16種狀態(tài)機(jī)轉(zhuǎn)換的控制，對(duì)16種狀態(tài)機(jī)的轉(zhuǎn)換完成了行為級(jí)描述和實(shí)現(xiàn)了捕獲、移位、輸出、更新等主要功能仿真。 3.基于邊界掃描電路是對(duì)觸發(fā)器級(jí)聯(lián)的構(gòu)架這一特點(diǎn)，設(shè)計(jì)了一款邊界掃描電路，并運(yùn)用Verilog XL和Hspiee對(duì)它進(jìn)行了功能和時(shí)序的仿真。達(dá)到對(duì)芯片電路測(cè)試設(shè)計(jì)的要求。 4.對(duì)于端口電路來講，有時(shí)需要將從CLB中的輸出數(shù)據(jù)實(shí)現(xiàn)異或、同或、與以及或的功能，為此本文采用二次函數(shù)輸出的電路結(jié)構(gòu)來實(shí)現(xiàn)以上的功能，并運(yùn)用Verilog XL和Hspiee對(duì)它進(jìn)行了功能和時(shí)序的仿真。滿足設(shè)計(jì)要求。 5.對(duì)于0.5μm的工藝而言，輸入端口的電壓通常是3.3V和5V，為此根據(jù)設(shè)置不同的上、下MOS管尺寸來調(diào)整電路的中點(diǎn)電壓，將端口電路設(shè)計(jì)成3.3V和5V兼容的電路，通過仿真性能上已完全達(dá)到這一要求。此外，在輸入端口處加上擴(kuò)散電阻R和電容C組成噪聲濾波電路，這個(gè)電路能有效地抑制加到輸入端上的白噪聲型噪聲電壓[2]。 6.在噪聲和延時(shí)不影響電路正常工作的范圍內(nèi)，具有三態(tài)控制和驅(qū)動(dòng)大負(fù)載的功能。通過對(duì)管子尺寸的大小設(shè)置和驅(qū)動(dòng)大小的仿真表明：在實(shí)現(xiàn)TTL高電平輸出時(shí)，最大的驅(qū)動(dòng)電流達(dá)到170mA，而對(duì)應(yīng)的xilinx4006e的TTL高電平最大驅(qū)動(dòng)電流為140mA[8]；同樣，在實(shí)現(xiàn)CMOS高電平最大驅(qū)動(dòng)電流達(dá)到200mA,而xilinx4006e的CMOS驅(qū)動(dòng)電流達(dá)到170[8]mA。 7.與xilinx4006e端口電路相比，在延時(shí)和面積以及功耗略大的情況下，本論文研究設(shè)計(jì)的端口電路增加了雙沿觸發(fā)、將輸出數(shù)據(jù)實(shí)現(xiàn)二次函數(shù)的輸出方式、通過添加譯碼器將配置端口的數(shù)目減少的新的功能，且驅(qū)動(dòng)能力更加強(qiáng)大。
上傳時(shí)間： 2013-06-03
上傳用戶：aa54
·大容量MP3制作資料(包括原理圖和PCB) 文件列表: PCB_bottom_copper.pdf PCB_silkscreen.pdf PCB_top_copper.pdf Schematic_page1.pdf Schematic_page2.pdf Schematic_page3.pdf
上傳時(shí)間： 2013-07-27
上傳用戶：15528028198
蟲蟲下載站版權(quán)所有 京ICP備2021023401號(hào)-1
