在數(shù)字通信中，采用差錯(cuò)控制技術(shù)(糾錯(cuò)碼)是提高信號(hào)傳輸可靠性的有效手段，并發(fā)揮著越來(lái)越重要的作用。糾錯(cuò)碼主要有分組碼和卷積碼兩種。在碼率和編碼器復(fù)雜程度相同的情況下，卷積碼的性能優(yōu)于分組碼。 卷積碼的譯碼方法主要有代數(shù)譯碼和概率譯碼。代數(shù)譯碼是基于碼的代數(shù)結(jié)構(gòu)；而概率譯碼不僅基于碼的代數(shù)結(jié)構(gòu)，還利用了信道的統(tǒng)計(jì)特性，能充分發(fā)揮卷積碼的特點(diǎn)，使譯碼錯(cuò)誤概率達(dá)到很小。 卷積碼譯碼器的設(shè)計(jì)是由高性能的復(fù)雜譯碼器開(kāi)始的，對(duì)于概率譯碼最初的序列譯碼，隨著譯碼約束長(zhǎng)度的增加，其譯碼錯(cuò)誤概率可達(dá)到非常小。后來(lái)慢慢地向低性能的簡(jiǎn)單譯碼器演化，對(duì)不太長(zhǎng)的約束長(zhǎng)度，維特比(Viterbi)算法是非常實(shí)用的。維特比算法是一種最大似然的譯碼方法。當(dāng)編碼約束度不太大(小于等于10)或者誤碼率要求不太高(約10-5)時(shí)，Viterbi譯碼算法效率很高，速度很快，譯碼器也較簡(jiǎn)單。 目前，卷積碼在數(shù)傳系統(tǒng)，尤其是在衛(wèi)星通信、移動(dòng)通信等領(lǐng)域已被廣泛應(yīng)用。 本論文對(duì)卷積碼編碼和Viterbi譯碼的設(shè)計(jì)原理及其FPGA實(shí)現(xiàn)方案進(jìn)行了研究。同時(shí)，將交織和解交織技術(shù)應(yīng)用于編碼和解碼的過(guò)程中。 首先，簡(jiǎn)要介紹了卷積碼的基礎(chǔ)知識(shí)和維特比譯碼算法的基本原理，并對(duì)硬判決譯碼和軟判決譯碼方法進(jìn)行了比較。其次，討論了交織和解交織技術(shù)及其在糾錯(cuò)碼中的應(yīng)用。然后，介紹了FPGA硬件資源和軟件開(kāi)發(fā)環(huán)境Quartus Ⅱ，包括數(shù)字系統(tǒng)的設(shè)計(jì)方法和設(shè)計(jì)規(guī)則。再有，對(duì)基于FPGA的維特比譯碼器各個(gè)模塊和相應(yīng)算法實(shí)現(xiàn)、優(yōu)化進(jìn)行了研究。最后，在Quartus Ⅱ平臺(tái)上對(duì)硬判決譯碼和軟判決譯碼以及有無(wú)交織等不同情況進(jìn)行了仿真，并根據(jù)仿真結(jié)果分析了維特比譯碼器的性能。 分析結(jié)果表明，系統(tǒng)的誤碼率達(dá)到了設(shè)計(jì)要求，從而驗(yàn)證了譯碼器設(shè)計(jì)的可靠性，所設(shè)計(jì)基于FPGA的并行Viterbi譯碼器適用于高速數(shù)據(jù)傳輸?shù)膱?chǎng)合。
上傳時(shí)間： 2013-04-24
上傳用戶(hù)：zhenyushaw
不用再為找不到USB萬(wàn)能驅(qū)動(dòng)下載而煩憂，萬(wàn)能USB驅(qū)動(dòng)專(zhuān)家為您排憂解難。很多人的usb設(shè)備因?yàn)樘嗷驔](méi)有不能正常使用設(shè)備。所以我就從網(wǎng)絡(luò)上把這個(gè)好東西拿來(lái)給大家分享的。安裝方法：先解壓下載的文件，然后插入U(xiǎn)盤(pán)，根據(jù)找到新硬件的提示，找到USB萬(wàn)能驅(qū)動(dòng)所解壓的文件夾，單擊安裝，即可。
標(biāo)簽： USB 萬(wàn)能驅(qū)動(dòng)
上傳時(shí)間： 2013-07-18
上傳用戶(hù)：mopdzz
為了提高壓電超聲換能器的系統(tǒng)效率，保證換能器安全工作，利用換能器等效電路方法，分析了匹配電路的調(diào)振匹配和阻抗匹配功能．提出了頻率跟蹤結(jié)合數(shù)字電感實(shí)現(xiàn)調(diào)諧匹配的方法，并對(duì)調(diào)諧匹配方法進(jìn)行了實(shí)驗(yàn)驗(yàn)證．以含源網(wǎng)絡(luò)電路分析方法為基礎(chǔ)，從理論上證明了實(shí)現(xiàn)換能器阻抗匹配的最佳條件
上傳時(shí)間： 2013-04-24
上傳用戶(hù)：xfbs821
現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)是一種可實(shí)現(xiàn)多層次邏輯器件。基于SRAM的FPGA結(jié)構(gòu)由邏輯單元陣列來(lái)實(shí)現(xiàn)所需要的邏輯函數(shù)。FPGA中，互連線資源是預(yù)先定制的，這些資源是由各種長(zhǎng)度的可分割金屬線，緩沖器和．MOS管實(shí)現(xiàn)的，所以相對(duì)于ASIC中互連線所占用的面積更大。為了節(jié)省芯片面積，一般都采用單個(gè)MOS晶體管來(lái)連接邏輯資源。MOS晶體管的導(dǎo)通電阻可以達(dá)到千歐量級(jí)，可分割金屬線段的電阻相對(duì)于MOS管來(lái)說(shuō)是可以忽略的，然而它和地之間的電容達(dá)到了0.1pf[1]。為了評(píng)估FPGA的性能，用HSPICE仿真模型雖可以獲得非常精確的結(jié)果，但是基于此模型需要花費(fèi)太多的時(shí)間。這在基于時(shí)序驅(qū)動(dòng)的工藝映射和布局布線以及靜態(tài)時(shí)序分析中都是不可行的。于是，非常迫切地需要一種快速而精確的模型。 FPGA中連接盒、開(kāi)關(guān)盒都是由MOS管組成的。FPGA中的時(shí)延很大部分取決于互連，而MOS傳輸晶體管在互連中又占了很大的比重。所以對(duì)于MOS管的建模對(duì)FPGA時(shí)延估算有很大的影響意義。對(duì)于MOS管，Muhammad[15]采用導(dǎo)通電阻來(lái)代替MOS管，然后用。Elmore[3]時(shí)延和Rubinstein[4]時(shí)延模型估算互連時(shí)延。Elmore時(shí)延用電路的一階矩來(lái)近似信號(hào)到達(dá)最大值50％時(shí)的時(shí)延，而Rubinstein也是通過(guò)計(jì)算電路的一階矩估算時(shí)延的上下邊界來(lái)估算電路的時(shí)延，然而他們都是用來(lái)計(jì)算RC互連時(shí)延。傳輸管是非線性器件，所以沒(méi)有一個(gè)固定的電阻，這就造成了Elmore時(shí)延和Rubinstein時(shí)延模型的過(guò)于近似的估算，對(duì)整體評(píng)估FPGA的性能帶來(lái)負(fù)面因素。 本論文提出快速而精確的現(xiàn)場(chǎng)可編程門(mén)陣列FPGA中的互連資源MOS傳輸管時(shí)延模型。首先從階躍信號(hào)推導(dǎo)出適合50％時(shí)延的等效電阻模型，然后在斜坡輸入的時(shí)候，給出斜坡輸入時(shí)的時(shí)延模型，并且給出等效電容的計(jì)算方法。結(jié)果驗(yàn)證了我們精確的時(shí)延模型在時(shí)間上的開(kāi)銷(xiāo)少的性能。 在島型FPGA中，單個(gè)傳輸管能夠被用來(lái)作為互連線和互連線之間的連接，或者互連線和管腳之間的連接，如VPR把互連線和管腳作為布線資源，管腳只能單獨(dú)作為輸入或者輸出管腳，以致于它們不是一個(gè)線網(wǎng)的起點(diǎn)就是線網(wǎng)的終點(diǎn)。而這恰恰忽略了管腳實(shí)際在物理上可以作為互連線來(lái)使用的情況(VPR認(rèn)為dogleg現(xiàn)象本身對(duì)性能提高不多)。本論文通過(guò)對(duì)dogleg現(xiàn)象進(jìn)行了探索，并驗(yàn)證了在使用SUBSET開(kāi)關(guān)盒的情況下，dogleg能提高FPGA的布通率。
上傳時(shí)間： 2013-07-24
上傳用戶(hù)：yezhihao
OCL功率放大器即為無(wú)輸出電容功率放大器。采用兩組電源供電，使用了正負(fù)電源，在電壓不太高的情況下，也能獲得比較大的輸出功率，省去了輸出端的耦合電容。使放大器低頻特性得到擴(kuò)展。OCL功放電路也是定壓式輸出電路，其電路由于性能比較好，所以廣泛地應(yīng)用在高保真擴(kuò)音設(shè)備中
上傳時(shí)間： 2013-04-24
上傳用戶(hù)：hull021
·佳能相機(jī)的照相程序和SDK庫(kù)CDSDK71 WIN以及編程手冊(cè)
上傳時(shí)間： 2013-07-21
上傳用戶(hù)：3233
這三個(gè)主要優(yōu)點(diǎn)是免安裝的；用過(guò)安裝版的都知道，裝一次matlab非常耗時(shí)！還要注冊(cè)碼！而這三個(gè)版本都是能夠放在U盤(pán)里的，即插即用，現(xiàn)在的U盤(pán)一般都在2G左右，能容得下了。 版本：6.5 7.0 7.8 格式： ISO格式和exe格式； ISO格式的請(qǐng)直接解壓縮使用。不要用鏡像加載， iso格式的matlab文件如果用光盤(pán)鏡像加載的話會(huì)出函數(shù)錯(cuò)誤、運(yùn)算失敗等問(wèn)題。 exe格式的請(qǐng)直接雙擊運(yùn)行，我已用360殺毒掃描它是無(wú)毒的，請(qǐng)放心下載，體積1.3G ，運(yùn)行速度快，不用安裝。 ZIP格式的請(qǐng)直接解壓縮使用 我放在單位的電腦上供源，我如果開(kāi)機(jī)用電腦了，電驢就開(kāi)機(jī)啟動(dòng)供源了，我不能保證24小時(shí)供源，太費(fèi)電了！推薦大家開(kāi)啟騰訊“旋風(fēng)”軟件的“離線下載”免費(fèi)功能，迅雷也有離線下載功能，速度賊快，能達(dá)到你的最大帶寬。 ========
上傳時(shí)間： 2013-06-29
上傳用戶(hù)：lanhuaying
高速FPGA系統(tǒng)的信號(hào)完整性測(cè)試和分析,能幫助學(xué)習(xí)FPGA
標(biāo)簽： FPGA 信號(hào)完整性 測(cè)試
上傳時(shí)間： 2013-08-05
上傳用戶(hù)：妄想演繹師
能完全模擬DDS芯片的工作，在CPLD的輸出引腳后接上相應(yīng)的D/A轉(zhuǎn)換芯片并接上低通濾波器，將得到非常好的正旋波
上傳時(shí)間： 2013-08-09
上傳用戶(hù)：3294322651
基于FPGA的高速圖像采集和處理卡 能用于視覺(jué)檢測(cè)系統(tǒng)
標(biāo)簽： FPGA 高速圖像采集 視覺(jué)檢測(cè)
上傳時(shí)間： 2013-08-28
上傳用戶(hù)：Shaikh
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