89c51的uart接收nmea並儲(chǔ)存時(shí)間資訊
上傳時(shí)間： 2014-08-19
上傳用戶：BOBOniu
本程序?qū)崿F(xiàn)了基于74ls373鎖存器的LED顯示系統(tǒng)的Protues仿真。實(shí)例簡單明了，適合初學(xué)者，在程序基礎(chǔ)上進(jìn)行擴(kuò)展。
上傳時(shí)間： 2017-05-28
上傳用戶：wendy15
7HC595系列鎖存器的datasheet.內(nèi)部有詳細(xì)的管腳說明和程序應(yīng)用舉例
標(biāo)簽： datasheet 7HC 595 HC
上傳時(shí)間： 2017-06-12
上傳用戶：bruce
電子技術(shù)基礎(chǔ)（第五版數(shù)字部分）康華光 課后習(xí)題解答 1 數(shù)字邏輯概論 2 邏輯代數(shù)與硬件語言描述 3 邏輯門電路 4 組合邏輯電路 5 鎖存器和觸發(fā)器 6 時(shí)序邏輯電路 7 存儲(chǔ)器 8 脈沖波形的變換與產(chǎn)生 9 數(shù)模與模數(shù)轉(zhuǎn)換器
標(biāo)簽： 電子技術(shù)基礎(chǔ) 數(shù)字 分 存儲(chǔ)器
上傳時(shí)間： 2017-08-02
上傳用戶：maizezhen
EDA 四人搶答器 有頂層圖 實(shí)現(xiàn)鎖存。清零。
上傳時(shí)間： 2014-11-12
上傳用戶：aig85
用VHDL語言描述的用鎖存器，加法計(jì)數(shù)器，ROM存儲(chǔ)器構(gòu)成的RTL圖
上傳時(shí)間： 2013-12-12
上傳用戶：vodssv
一個(gè)基于51單片機(jī)的鎖存器代碼.附帶電路圖
標(biāo)簽： 51單片機(jī) 鎖存器 代碼 電路圖
上傳時(shí)間： 2014-01-14
上傳用戶：壞壞的華仔
器件數(shù)據(jù)手冊專輯 120冊 2.15G計(jì)數(shù)器,分頻器,鎖存器,驅(qū)動(dòng)器分冊 338頁 5.7M.pdf
標(biāo)簽：
上傳時(shí)間： 2014-05-05
上傳用戶：時(shí)代將軍
Sigma-Delta A/D轉(zhuǎn)換器利用過采樣，噪聲整形和數(shù)字濾波技術(shù)，有效衰減了輸出信號(hào)帶內(nèi)的量化噪聲，提高了信噪比。與傳統(tǒng)的Nyquist轉(zhuǎn)換器相比，它降低了對(duì)模擬電路性能指標(biāo)和元件精度的要求，簡化了模擬電路的設(shè)計(jì)，降低了生產(chǎn)成本。 本論文在對(duì)Sigma-Delta A/D轉(zhuǎn)換器原理研究的基礎(chǔ)上，基于TSMC0．18um工藝，采用1．8V工作電源，128倍的過采樣率，6．4MHz的采樣頻率，設(shè)計(jì)了一個(gè)主要應(yīng)用于音頻信號(hào)處理的Sigma-Delta A/D轉(zhuǎn)換器，分辨率達(dá)到16位。在調(diào)制器的設(shè)計(jì)中，本文采用了多級(jí)噪聲整形MASH（2-1）級(jí)聯(lián)調(diào)制器結(jié)構(gòu)，同時(shí)，考慮了各種非理想因素對(duì)系統(tǒng)性能的影響，在SDtoolbox工具的幫助下使用Simulink進(jìn)行調(diào)制器系統(tǒng)設(shè)計(jì)。并使用Cadence Spectre對(duì)模塊電路進(jìn)行設(shè)計(jì)仿真，包括運(yùn)放，比較器，帶隙基準(zhǔn)電壓源，CMOS開關(guān)，非交疊時(shí)鐘產(chǎn)生電路等。在數(shù)字抽取濾波器的設(shè)計(jì)中，采用了分級(jí)抽取技術(shù)，使用MATLAB軟件中的SPTool和FDATool工具對(duì)各級(jí)抽取濾波器進(jìn)行優(yōu)化設(shè)計(jì)。并在原有的濾波器算法的基礎(chǔ)上，采用了CIC濾波器和半帶濾波器，設(shè)計(jì)出了運(yùn)算量和存儲(chǔ)量都相對(duì)少的三級(jí)抽取濾波器系統(tǒng)，大大降低了功耗和面積。 論文的仿真結(jié)果表明，所設(shè)計(jì)的Sigma-Delta A/D轉(zhuǎn)換器信噪比達(dá)到102．3dB，滿足系統(tǒng)需要的16位精度要求。 關(guān)鍵詞：Sigma-Ddta； 信噪比； 多級(jí)噪聲整形； 數(shù)字抽取濾波器
標(biāo)簽： SigmaDelta 音頻 模數(shù)轉(zhuǎn)換器
上傳時(shí)間： 2013-06-27
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MP3音樂是目前最為流行的音樂格式，因其音質(zhì)、復(fù)雜度與壓縮比的完美折中，占據(jù)著廣闊的市場，不僅在互聯(lián)網(wǎng)上廣為流傳，而且在便攜式設(shè)備領(lǐng)域深受人們喜愛。本文以MPEG-1的MP3音頻解碼器為研究對(duì)象，在實(shí)時(shí)性、面積等約束條件下，研究MP3解碼電路的設(shè)計(jì)方法，實(shí)現(xiàn)FPGA原型芯片，研究MP3原型芯片的驗(yàn)證方法。 論文的主要貢獻(xiàn)如下： (1)使用算法融合方法合并MP3解碼過程的相關(guān)步驟，以減少緩沖區(qū)存儲(chǔ)單元的容量和訪存次數(shù)。如把重排序步驟融合到反量化模塊，可以減少一半的讀寫RAM操作；把IMDCT模塊內(nèi)部的三個(gè)算法步驟融合在一起進(jìn)行設(shè)計(jì)，可以省去存儲(chǔ)中間計(jì)算結(jié)果的緩存區(qū)單元。 (2)反量化、立體聲處理等模塊中，采用流水線設(shè)計(jì)技術(shù)，設(shè)置寄存器把較長的組合邏輯路徑隔開，提高了電路的性能和可靠性；使用連續(xù)訪問公共緩存技術(shù)，合理規(guī)劃各計(jì)算子模塊的工作時(shí)序，將數(shù)據(jù)計(jì)算的時(shí)間隱藏在訪存過程中；充分利用頻率線的零值區(qū)特性，有效地減少數(shù)據(jù)計(jì)算量，加快了數(shù)據(jù)處理的速度。 (3)設(shè)計(jì)了MP3硬件解碼器的FPGA原型芯片。采用Verilog HDL硬件描述語言設(shè)計(jì)RTL級(jí)電路，完成功能仿真，以Altera公司Stratix II系列的EP2S180 FPGA開發(fā)板為平臺(tái)，實(shí)現(xiàn)MP3解碼器的FPGA原型芯片。MP3硬件解碼器在Stratix II EP2S180器件內(nèi)的資源利用率約為5％，其中組合邏輯查找表ALUT為7189個(gè)，寄存器共有4024個(gè)，系統(tǒng)頻率可達(dá)69.6MHz，充分滿足了MP3解碼過程的實(shí)時(shí)性要求。實(shí)驗(yàn)結(jié)果表明，MP3音頻解碼FPGA原型芯片可正常播放聲音，解碼音質(zhì)良好。
上傳時(shí)間： 2013-07-01
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