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容易使用

工程中使用的一段資源管理vhdl程序,有簡(jiǎn)單的分頻代碼

工程中使用的一段資源管理vhdl程序,有簡(jiǎn)單的分頻代碼等，希望能給你幫助

標(biāo)簽： vhdl 工程分頻代碼

上傳時(shí)間： 2013-08-10

上傳用戶：sxdtlqqjl
16位定點(diǎn)FFT-DSP的FPGA實(shí)現(xiàn)(相關(guān)代碼和使用說明)

16位定點(diǎn)FFT-DSP的FPGA實(shí)現(xiàn)(相關(guān)代碼和使用說明)

標(biāo)簽： FFT-DSP FPGA 定點(diǎn) 代碼

上傳時(shí)間： 2013-08-11

上傳用戶：a471778
使用protel 99畫的一塊用于fpga核心板的擴(kuò)展板

使用protel 99畫的一塊用于fpga核心板的擴(kuò)展板。適用于常見的FPGA開發(fā)核心板。具體尺寸有出入可以方便的調(diào)整。

標(biāo)簽： protel fpga 核心板擴(kuò)展板

上傳時(shí)間： 2013-08-11

上傳用戶：haohao
proteus使用手冊(cè)英文版

proteus使用手冊(cè)英文版，希望能對(duì)大家有用\r\nproteus是一款很好用的仿真軟件

標(biāo)簽： proteus 使用手冊(cè) 英文

上傳時(shí)間： 2013-08-11

上傳用戶：小碼農(nóng)lz
5分鐘學(xué)會(huì)使用CPLD VHDL語言

5分鐘學(xué)會(huì) 使用 CPLD \r\nVHDL語言

標(biāo)簽： CPLD VHDL 分語言

上傳時(shí)間： 2013-08-11

上傳用戶：1051290259
使用Verilog編寫的同步FIFO

使用Verilog編寫的同步FIFO，可通過設(shè)置程序中的DEPTH設(shè)置FIFO的深度，F(xiàn)IFO_WRITE_CLOCK上升沿向FIFO中寫入數(shù)據(jù)，\r\nFIFO_READ_CLOCK上升沿讀取數(shù)據(jù)。本程序?qū)IFO上層操作簡(jiǎn)單實(shí)用。

標(biāo)簽： Verilog FIFO 編寫

上傳時(shí)間： 2013-08-12

上傳用戶：ljt101007
PFGA的驅(qū)動(dòng) 可直接使用

PFGA的驅(qū)動(dòng) 可直接使用希望對(duì)大家有幫助\r\n

標(biāo)簽： PFGA 驅(qū)動(dòng)

上傳時(shí)間： 2013-08-12

上傳用戶：koulian
使用cordic實(shí)現(xiàn)動(dòng)態(tài)配置以提高FPGA的整體性能的高效算法具體詳解

一篇關(guān)于使用cordic實(shí)現(xiàn)動(dòng)態(tài)配置以提高FPGA的整體性能的高效算法具體詳解，很實(shí)用哦

標(biāo)簽： cordic FPGA 動(dòng)態(tài)配置性能

上傳時(shí)間： 2013-08-13

上傳用戶：a471778
教大家如何使用FPGA中的SignalTap

教大家如何使用FPGA中的SignalTap，這是一個(gè)相當(dāng)有用的工具

標(biāo)簽： SignalTap FPGA 家如何使用

上傳時(shí)間： 2013-08-13

上傳用戶：hakim
使用單片機(jī)和CPLD聯(lián)合控制步進(jìn)電機(jī)的方案

】本文介紹了一個(gè)使用單片機(jī)和CPLD聯(lián)合控制步進(jìn)電機(jī)的方案。首先闡明步進(jìn)電機(jī)的工作原理及控制方法，然后\r\n提出了系統(tǒng)的軟硬件設(shè)計(jì)框架，詳細(xì)討論了單片機(jī)和CPLD的邏輯接口問題和交換數(shù)據(jù)的協(xié)議，以及用狀態(tài)機(jī)來設(shè)計(jì)脈沖分配器\r\n的方法。

標(biāo)簽： CPLD 用單片機(jī) 控制步進(jìn)電機(jī)

上傳時(shí)間： 2013-08-14

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