雙向DC/DC變換器（Bi-directionalDC/DCconverters）是能夠根據(jù)需要調(diào)節(jié)能量雙向傳輸?shù)闹绷?直流變換器。隨著科技的發(fā)展，雙向DC/DC變換器的應(yīng)用需求越來越多，正逐步應(yīng)用到無軌電車、地鐵、列車、電動車等直流電機(jī)驅(qū)動系統(tǒng)，直流不間斷電源系統(tǒng)，航天電源等場合。一方面，雙向DC/DC變換器為這些系統(tǒng)提供能量，另一方面，又使可回收能量反向給供電端充電，從而節(jié)約能量。 大多數(shù)雙向DC/DC變換器采用復(fù)雜的輔助網(wǎng)絡(luò)來實(shí)現(xiàn)軟開關(guān)技術(shù)，本文所研究的Buck/Boost雙向的DC/DC變換器從拓?fù)渖辖鉀Q器件軟開關(guān)的問題；由于Buck/Boost雙向DC/DC變換器的電流紋波較大，這會帶來嚴(yán)重的電磁干擾，本文結(jié)合Buck/Boost雙向DC/DC變換器拓?fù)渑c磁耦合技術(shù)使電感電流紋波減??；由于在同一頻率下不同負(fù)載時電流紋波不同，本文在控制時根據(jù)負(fù)載改變PWM頻率，從而使輕載時的電流紋波均較小。 本文所研究的雙向DC/DC變換器采用DSP處理器進(jìn)行控制，其原因在于：目前沒有專門用于控制該Buck/Boost雙向DC/DC變換器的控制芯片，而DSP具有多路的高分辨率PWM，通過對DSP寄存器的配置可以實(shí)現(xiàn)Buck/Boost雙向DC/DC變換器的控制PWM；DSP具有多路高速的A/D轉(zhuǎn)換接口，并可以通過配合PWM完成對反饋采樣，具備一定的濾波功能。 本文所研究的數(shù)字雙向DC/DC變換器實(shí)現(xiàn)了在Buck模式下功率MOSFET的零電壓開通及零電壓關(guān)斷，電感電流的交迭使其電感輸出端電流紋波明顯變小，輕載時PWM頻率的提升也使得電流紋波變小。
標(biāo)簽： F2808 2808 320F DCDC
上傳時間： 2013-06-08
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通用異步收發(fā)器(Universal Asynchronous Receiver Transmitter，UART)是一種能同時支持短距離和長距離數(shù)據(jù)傳輸?shù)拇型ㄐ沤涌?，被廣泛應(yīng)用于微機(jī)和外設(shè)之間的數(shù)據(jù)交換。像8251、NS8250、NS16550等都是常用的UART芯片，但是這些專用的串行接口芯片的缺點(diǎn)是數(shù)據(jù)傳輸速率比較慢，難以滿足高速率數(shù)據(jù)傳輸?shù)膱龊?，而更重要的就是它們都具有不可移植性，因此要利用這些芯片來實(shí)現(xiàn)PC機(jī)和FPGA芯片之間的通信，勢必會增加接口連線的復(fù)雜程度以及降低整個系統(tǒng)的穩(wěn)定性和有效性。 本課題就是針對UART的特點(diǎn)以及FPGA設(shè)計具有可移植性的優(yōu)勢，提出了一種基于FPGA芯片的嵌入式UART設(shè)計方法，其中主要包括狀態(tài)機(jī)的描述形式以及自頂向下的設(shè)計方法，利用硬件描述語言來編制UART的各個子功能模塊以及頂層模塊，之后將其集成到FPGA芯片的內(nèi)部，這樣不僅能解決傳統(tǒng)UART芯片的缺點(diǎn)而且同時也使整個系統(tǒng)變得更加具有緊湊性以及可靠性。 本課題所設(shè)計的LIART支持標(biāo)準(zhǔn)的RS-232C傳輸協(xié)議，主要設(shè)計有發(fā)送模塊、接收模塊、線路控制與中斷仲裁模塊、Modem控制模塊以及兩個獨(dú)立的數(shù)據(jù)緩沖區(qū)FIFO模塊。該模塊具有可變的波特率、數(shù)據(jù)幀長度以及奇偶校驗(yàn)方式，還有多種中斷源、中斷優(yōu)先級、較強(qiáng)的抗干擾數(shù)據(jù)接收能力以及芯片內(nèi)部自診斷的能力，模塊內(nèi)分開的接收和發(fā)送數(shù)據(jù)緩沖寄存器能實(shí)現(xiàn)全雙工通信。除此之外最重要的是利用IP模塊復(fù)用技術(shù)設(shè)計數(shù)據(jù)緩沖區(qū)FIFO，采用兩種可選擇的數(shù)據(jù)緩沖模式。這樣既可以應(yīng)用于高速的數(shù)據(jù)傳輸環(huán)境，也能適合低速的數(shù)據(jù)傳輸場合，因此可以達(dá)到資源利用的最大化。 在具體的設(shè)計過程中，利用Synplify Pro綜合工具、ModelSim仿真工具、ISE集成的軟件開發(fā)環(huán)境中對各個功能模塊進(jìn)行綜合優(yōu)化、仿真驗(yàn)證以及下載實(shí)現(xiàn)。各項數(shù)據(jù)結(jié)果表明，本課題中所設(shè)計的UART滿足預(yù)期設(shè)計目標(biāo)。
上傳時間： 2013-08-02
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隨著信息時代的到來，用戶對數(shù)據(jù)保護(hù)和傳輸可靠性的要求也在不斷提高。由于信道衰落，信號經(jīng)信道傳輸后，到達(dá)接收端不可避免地會受到干擾而出現(xiàn)信號失真。因此需要采用差錯控制技術(shù)來檢測和糾正由信道失真引起的信息傳輸錯誤。RS（Reed—Solomon）碼是差錯控制領(lǐng)域中一類重要的線性分組碼，由于它編解碼結(jié)構(gòu)相對固定，性能強(qiáng)，不但可以糾正隨機(jī)差錯，而且對突發(fā)錯誤的糾錯能力也很強(qiáng)，被廣泛應(yīng)用在數(shù)字通信、數(shù)據(jù)存儲系統(tǒng)中，以滿足對數(shù)據(jù)傳輸通道可靠性的要求。因此設(shè)計一款高性能的RS編解碼器不但具有很大的應(yīng)用意義，而且具有相當(dāng)大的經(jīng)濟(jì)價值。 本文首先介紹了線形分組碼及其子碼循環(huán)碼、BCH碼的基礎(chǔ)理論知識，重點(diǎn)介紹了BCH碼的重要分支RS碼的常用編解碼算法。由于其算法在有限域上進(jìn)行，接著介紹了有限域的有關(guān)理論?；赗S碼傳統(tǒng)的單倍結(jié)構(gòu)，本文提出了一種八倍并行編碼及九倍并行解碼方案，并用Verilog HDL語言實(shí)現(xiàn)。其中編碼器基于傳統(tǒng)的線性反饋移位寄存器除法電路并進(jìn)行八倍并行擴(kuò)展，譯碼器關(guān)鍵方程求解模塊基于修正的歐幾里德算法設(shè)計了一種便于硬件實(shí)現(xiàn)的脈動關(guān)鍵方程求解結(jié)構(gòu)，其他模塊均采用九倍并行實(shí)現(xiàn)。由于進(jìn)行了超前運(yùn)算、流水線及并行處理，使編解碼的數(shù)據(jù)吞吐量大為提高，同時延時更小。 本論文設(shè)計了C++仿真平臺，并與HDL代碼結(jié)果進(jìn)行了對比驗(yàn)證。Verilog HDL代碼經(jīng)過modelsim仿真驗(yàn)證，并在ALTERA STRATIX3 EP3SL15OF1152C2 FPGA上進(jìn)行綜合驗(yàn)證以及靜態(tài)時序分析，綜合軟件為QUATURSⅡ V8．0。驗(yàn)證及測試表明，本設(shè)計在滿足編解碼基本功能的基礎(chǔ)上，能夠?qū)崿F(xiàn)數(shù)據(jù)的高吞吐量和低延時傳輸，達(dá)到性能指標(biāo)要求。本論文在基于FPGA的RS（255，223）編解碼器的高速并行實(shí)現(xiàn)方面的研究成果，具有通用性、可移植性，有一定的理論及經(jīng)濟(jì)價值。
上傳時間： 2013-04-24
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MP3音樂是目前最為流行的音樂格式，因其音質(zhì)、復(fù)雜度與壓縮比的完美折中，占據(jù)著廣闊的市場，不僅在互聯(lián)網(wǎng)上廣為流傳，而且在便攜式設(shè)備領(lǐng)域深受人們喜愛。本文以MPEG-1的MP3音頻解碼器為研究對象，在實(shí)時性、面積等約束條件下，研究MP3解碼電路的設(shè)計方法，實(shí)現(xiàn)FPGA原型芯片，研究MP3原型芯片的驗(yàn)證方法。 論文的主要貢獻(xiàn)如下： (1)使用算法融合方法合并MP3解碼過程的相關(guān)步驟，以減少緩沖區(qū)存儲單元的容量和訪存次數(shù)。如把重排序步驟融合到反量化模塊，可以減少一半的讀寫RAM操作；把IMDCT模塊內(nèi)部的三個算法步驟融合在一起進(jìn)行設(shè)計，可以省去存儲中間計算結(jié)果的緩存區(qū)單元。 (2)反量化、立體聲處理等模塊中，采用流水線設(shè)計技術(shù)，設(shè)置寄存器把較長的組合邏輯路徑隔開，提高了電路的性能和可靠性；使用連續(xù)訪問公共緩存技術(shù)，合理規(guī)劃各計算子模塊的工作時序，將數(shù)據(jù)計算的時間隱藏在訪存過程中；充分利用頻率線的零值區(qū)特性，有效地減少數(shù)據(jù)計算量，加快了數(shù)據(jù)處理的速度。 (3)設(shè)計了MP3硬件解碼器的FPGA原型芯片。采用Verilog HDL硬件描述語言設(shè)計RTL級電路，完成功能仿真，以Altera公司Stratix II系列的EP2S180 FPGA開發(fā)板為平臺，實(shí)現(xiàn)MP3解碼器的FPGA原型芯片。MP3硬件解碼器在Stratix II EP2S180器件內(nèi)的資源利用率約為5％，其中組合邏輯查找表ALUT為7189個，寄存器共有4024個，系統(tǒng)頻率可達(dá)69.6MHz，充分滿足了MP3解碼過程的實(shí)時性要求。實(shí)驗(yàn)結(jié)果表明，MP3音頻解碼FPGA原型芯片可正常播放聲音，解碼音質(zhì)良好。
上傳時間： 2013-07-01
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介紹單電源、低功耗、高精度 A/D轉(zhuǎn)換器 AD7714的特點(diǎn)、內(nèi)部寄存器結(jié)構(gòu)和外部接口；詳細(xì)闡述 AD7714與單片機(jī) AT89C51的接口技術(shù)。
上傳時間： 2013-06-30
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在嵌入式系統(tǒng)的開發(fā)過程中，仿真器是一個必不可少的開發(fā)工具。特別是對于初級嵌入式系統(tǒng)開發(fā)工程師，借助一個功能強(qiáng)大的仿真器進(jìn)行開發(fā)工作，可以達(dá)到事半功倍的效果。一個嵌入式仿真、調(diào)試系統(tǒng)支持單步執(zhí)行、設(shè)置斷點(diǎn)、觀察變量內(nèi)容及寄存器內(nèi)容等功能。開發(fā)人員可以通過各類調(diào)試功能觀察變量和寄存器的變化，從而可以很清楚的了解整個程序運(yùn)行的狀況，及時的調(diào)整和修改程序，并不需要反復(fù)的向芯片燒寫程序，就可以完成對于程序的調(diào)試工作。 @@ 本文在分析了目前市場上常用仿真器的設(shè)計原理的基礎(chǔ)上，提出了以三星公司的S3C44BO ARM7處理器為主CPU，通過以太網(wǎng)接口進(jìn)行數(shù)據(jù)傳輸?shù)腁RMJTAT仿真器的設(shè)計方案。利用這種仿真器進(jìn)行程序調(diào)試，不僅可以大幅度的提高下載速度，還可以實(shí)現(xiàn)仿真器資源的共享，而且調(diào)試時程序是在目標(biāo)板上運(yùn)行，仿真更接近于目標(biāo)硬件。 @@ 文中首先對于傳統(tǒng)仿真器的設(shè)計原理、作用、存在的問題進(jìn)行了研究，然后提出了基于S3C44BO的以太網(wǎng)接口的ARM-JTAG仿真器的設(shè)計。該仿真器的設(shè)計主要分為以下幾步：第一，提出總體設(shè)計方案，包括硬件的設(shè)計及軟件的設(shè)計。第二，詳細(xì)介紹該仿真器的硬件結(jié)構(gòu)設(shè)計和程序開發(fā)過程，其中特別對以太網(wǎng)接口的設(shè)計進(jìn)行了研究。第三，總結(jié)了該仿真器的功能、特點(diǎn)。 @@關(guān)鍵詞：仿真器；S3C44BO；以太網(wǎng)接口；JTAG；LwIP
標(biāo)簽： ARMJTAG 以太網(wǎng)接口 仿真器
上傳時間： 2013-06-16
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本文提出了一種高速Viterbi譯碼器的FPGA實(shí)現(xiàn)方案。這種Viterbi譯碼器的設(shè)計方案既可以制成高性能的單片差錯控制器，也可以集成到大規(guī)模ASIC通信芯片中，作為全數(shù)字接收的一部分。 本文所設(shè)計的Viterbi譯碼器采用了基四算法，與基二算法相比，其譯碼速率在理論上約提升一倍。加一比一選單元是Viterbi譯碼器最主要的瓶頸所在，本文在加一比一選模塊中采用了全并行結(jié)構(gòu)的設(shè)計方法，這種方法雖然增加了硬件的使用面積，卻有效的提高了譯碼器的速率。在幸存路徑管理部分采用了兩路并行回溯的設(shè)計方法，與寄存器交換法相比，回溯算法更適用于FPGA開發(fā)設(shè)計。為了提高譯碼性能，減小譯碼差錯，本文采用較大譯碼深度的回溯算法以保證幸存路徑進(jìn)行合并。實(shí)現(xiàn)了基于FPGA的誤碼測試儀，在FPGA內(nèi)部完成誤碼驗(yàn)證和誤碼計數(shù)的工作。 與基于軟件實(shí)現(xiàn)譯碼過程的DSP芯片不同，F(xiàn)PGA芯片完全采用硬件平臺對Viterbi譯碼器加以實(shí)現(xiàn)，這使譯碼速率得到很大的提升。針對于具體的FPGA硬件實(shí)現(xiàn)，本文采用了硬件描述語言VHDL來完成設(shè)計。通過對譯碼器的綜合仿真和FPGA實(shí)現(xiàn)驗(yàn)證了該方案的可行性。譯碼器的最高譯碼輸出速率可以達(dá)到60Mbps。
上傳時間： 2013-04-24
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卷積碼是無線通信系統(tǒng)中廣泛使用的一種信道編碼方式。Viterbi譯碼算法是一種卷積碼的最大似然譯碼算法，它具有譯碼效率高、速度快等特點(diǎn)，被認(rèn)為是卷積碼的最佳譯碼算法。本文的主要內(nèi)容是在FPGA上實(shí)現(xiàn)約束長度為9，碼率為1/2，采用軟判決方式的Viterbi譯碼器。 本文首先介紹了卷積碼的基本概念，闡述了Viterbi算法的原理，重點(diǎn)討論了決定Viterbi算法復(fù)雜度和譯碼性能的關(guān)鍵因素，在此基礎(chǔ)上設(shè)計了采用“串-并”結(jié)合運(yùn)算方式的Viterbi譯碼器，并在Altera EP1C20 FPGA芯片上測試通過。本文的主要工作如下： 1.對輸入數(shù)據(jù)采用了二比特四電平量化的軟判決方式，對歐氏距離的計算方法進(jìn)行了簡化，以便于用硬件電路方式實(shí)現(xiàn)。 2.對ACS運(yùn)算單元采用了“串-并”結(jié)合的運(yùn)算方式，和全并行的設(shè)計相比，在滿足譯碼速度的同時，節(jié)約了芯片資源。本文中提出了一種路徑度量值存儲器的組織方式，簡化了控制模塊的邏輯電路，優(yōu)化了系統(tǒng)的時序。 3.在幸存路徑的選擇輸出上采用了回溯譯碼方法，與傳統(tǒng)的寄存器交換法相比，減少了寄存器的使用，大大降低了功耗和設(shè)計的復(fù)雜度。 4.本文中設(shè)計了一個仿真平臺，采用Modelsim仿真器對設(shè)計進(jìn)行了功能仿真，結(jié)果完全正確。同時提出了一種在被測設(shè)計內(nèi)部插入監(jiān)視器的調(diào)試方法，巧妙地利用了Matlab算法仿真程序的輸出結(jié)果，提高了追蹤錯誤的效率。 5.該設(shè)計在Altera EP1C20 FPGA芯片上通過測試，最大運(yùn)行時鐘頻率110MHz，最大譯碼輸出速率10.3Mbps。 本文對譯碼器的綜合結(jié)果和Altera設(shè)計的Viterbi譯碼器IP核進(jìn)行了性能比較，比較結(jié)果證明本文中設(shè)計的Viterbi譯碼器具有很高的工程實(shí)用價值。
標(biāo)簽： Viterbi FPGA 軟判決 譯碼器
上傳時間： 2013-07-23
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51單片機(jī)定時器時間計算工具，即是計算定時器溢出時間TH0，TL0也是研究51單片機(jī)定時器的軟件模形。軟件中分析了定時器的工作流程和寄存器功能?？梢灾愀羁痰牧私?1單片機(jī)定時器。
上傳時間： 2013-06-13
上傳用戶：wengtianzhu
51單片機(jī)定時器時間計算工具，即是計算定時器溢出時間TH0，TL0也是研究51單片機(jī)定時器的軟件模形。軟件中分析了定時器的工作流程和寄存器功能。可以助你更深刻的了解51單片機(jī)定時器。
上傳時間： 2013-05-24
上傳用戶：Aidane
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