<button id="oigiy"></button> 地鐵信號(hào)設(shè)備中輸入輸出設(shè)備是信號(hào)邏輯和現(xiàn)場(chǎng)設(shè)備之間的接口，有著四高（高安全，高可靠，高可維護(hù)，高可用）要求，目前信號(hào)系統(tǒng)廠(chǎng)家的傳統(tǒng)做法是整個(gè)信號(hào)系統(tǒng)產(chǎn)品由一家公司來(lái)完成，可是隨著技算機(jī)技術(shù)的快速發(fā)展，邏輯部份目前已可以采用通用COTS產(chǎn)品，而輸入輸出部分還是需要各個(gè)信號(hào)廠(chǎng)家自己設(shè)計(jì)和生產(chǎn)，因此設(shè)計(jì)出一款通用型的輸入輸出控制器已成地鐵行業(yè)的發(fā)展方向。 為了滿(mǎn)足以上要求，本文從實(shí)際應(yīng)用角度出發(fā)，使信號(hào)系統(tǒng)的產(chǎn)品更加的開(kāi)放透明，設(shè)計(jì)出基于A(yíng)RM的地鐵用安全型的智能I/O，從而使信號(hào)系統(tǒng)設(shè)計(jì)可以方便地和現(xiàn)場(chǎng)信號(hào)設(shè)備接口。 在硬件上采用冗余設(shè)計(jì)，以ARM為主處理器，整個(gè)系統(tǒng)無(wú)單點(diǎn)硬件故障，采集部分采用動(dòng)態(tài)異或輸入設(shè)計(jì)，驅(qū)動(dòng)部分采用安全驅(qū)動(dòng)設(shè)計(jì)。 基于A(yíng)RM的地鐵用安全智能I/O嚴(yán)格遵循歐洲鐵路信號(hào)產(chǎn)品的標(biāo)準(zhǔn)，使系統(tǒng)的安全性，可靠性，可用性和可維護(hù)性有了充分的保障。 本文主要介紹了地鐵用安全型智能I/O控制器的設(shè)計(jì)和實(shí)現(xiàn)，包括設(shè)計(jì)思想，具體實(shí)施，硬件和軟件的設(shè)計(jì)等。
上傳時(shí)間： 2013-06-12
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(臺(tái)達(dá))開(kāi)關(guān)電源基本原理與設(shè)計(jì)介紹，比較實(shí)用
標(biāo)簽： 開(kāi)關(guān)電源
上傳時(shí)間： 2013-06-15
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萬(wàn)用表檢修彩色電視機(jī)開(kāi)關(guān)電源，可以輕松學(xué)會(huì)維修電視機(jī)
標(biāo)簽： 萬(wàn)用表 檢修 彩色電視機(jī) 開(kāi)關(guān)電源
上傳時(shí)間： 2013-08-02
上傳用戶(hù)：vendy
本文首先在介紹多用戶(hù)檢測(cè)技術(shù)的原理以及系統(tǒng)模型的基礎(chǔ)上，對(duì)比分析了幾種多用戶(hù)檢測(cè)算法的性能，給出了算法選擇的依據(jù)。為了同時(shí)克服多址干擾和多徑干擾，給出了融合多用戶(hù)檢測(cè)與分集合并技術(shù)的接收機(jī)結(jié)構(gòu)。 接著，針對(duì)WCDMA反向鏈路信道結(jié)構(gòu)，介紹了擴(kuò)頻使用的OVSF碼和擾碼，分析了擾碼的延時(shí)自相關(guān)特性和互相關(guān)特性，指出了存在多址干擾和多徑干擾的根源。在此基礎(chǔ)上，給出了解相關(guān)檢測(cè)器的數(shù)學(xué)公式推導(dǎo)和結(jié)構(gòu)框圖，并仿真研究了用戶(hù)數(shù)、擴(kuò)頻比、信道估計(jì)精度等參數(shù)對(duì)系統(tǒng)性能的影響。 常規(guī)的干擾抵消是基于chip級(jí)上的抵消，需要對(duì)用戶(hù)信號(hào)重構(gòu)，因此具有較高的復(fù)雜度。在解相關(guān)檢測(cè)器的基礎(chǔ)上，衍生出符號(hào)級(jí)上的干擾抵消。通過(guò)仿真，給出了算法中涉及的干擾抑制控制權(quán)值、干擾抵消級(jí)數(shù)等參數(shù)的最佳取值，并進(jìn)行了算法性能比較。仿真結(jié)果驗(yàn)證了該算法的有效性。 最后，介紹了WCDMA系統(tǒng)移動(dòng)臺(tái)解復(fù)用技術(shù)的硬件實(shí)現(xiàn)，在FPGA平臺(tái)上分別實(shí)現(xiàn)了與基站和安捷倫8960儀表的互聯(lián)互通。
標(biāo)簽： WCDMA FPGA 多用戶(hù)檢測(cè) 下行鏈路
上傳時(shí)間： 2013-07-29
上傳用戶(hù)：jiangxin1234
隨著電信數(shù)據(jù)傳輸對(duì)速率和帶寬的要求變得越來(lái)越迫切,原有建成的網(wǎng)絡(luò)是基于話(huà)音傳輸業(yè)務(wù)的網(wǎng)絡(luò),已不能適應(yīng)當(dāng)前的需求.而建設(shè)新的寬帶網(wǎng)絡(luò)需要相當(dāng)大的投資且建設(shè)工期長(zhǎng),無(wú)法滿(mǎn)足特定客戶(hù)對(duì)高速數(shù)據(jù)傳輸?shù)慕谛枨?反向復(fù)用技術(shù)是把一個(gè)單一的高速數(shù)據(jù)流在發(fā)送端拆散并放在兩個(gè)或者多個(gè)低速數(shù)據(jù)鏈路上進(jìn)行傳輸,在接收端再還原為高速數(shù)據(jù)流.該文提出一種基于FPGA的多路E1反向復(fù)用傳輸芯片的設(shè)計(jì)方案,使用四個(gè)E1構(gòu)成高速數(shù)據(jù)的透明傳輸通道,支持E1線(xiàn)路間最大相對(duì)延遲64ms,通過(guò)鏈路容量調(diào)整機(jī)制,可以動(dòng)態(tài)添加或刪除某條E1鏈路,實(shí)現(xiàn)靈活、高效的利用現(xiàn)有網(wǎng)絡(luò)實(shí)現(xiàn)視頻、數(shù)據(jù)等高速數(shù)據(jù)的傳輸,能夠節(jié)省帶寬資源,降低成本,滿(mǎn)足客戶(hù)的需求.系統(tǒng)分為發(fā)送和接收兩部分.發(fā)送電路實(shí)現(xiàn)四路E1的成幀操作,數(shù)據(jù)拆分采用線(xiàn)路循環(huán)與幀間插相結(jié)合的方法,A路插滿(mǎn)一幀(30時(shí)隙)后,轉(zhuǎn)入B路E1間插數(shù)據(jù),依此類(lèi)推,循環(huán)間插所有的數(shù)據(jù).接收電路進(jìn)行HDB3解碼,幀同步定位(子幀同步和復(fù)幀同步),線(xiàn)路延遲判斷,FIFO和SDRAM實(shí)現(xiàn)多路數(shù)據(jù)的對(duì)齊,最后按照約定的高速數(shù)據(jù)流的幀格式輸出數(shù)據(jù).整個(gè)數(shù)字電路采用Verilog硬件描述語(yǔ)言設(shè)計(jì),通過(guò)前仿真和后仿真的驗(yàn)證.以30萬(wàn)門(mén)的FPGA器件作為硬件實(shí)現(xiàn),經(jīng)過(guò)綜合和布線(xiàn),特別是寫(xiě)約束和增量布線(xiàn)手動(dòng)調(diào)整電路的布局,降低關(guān)鍵路徑延時(shí),最終滿(mǎn)足設(shè)計(jì)要求.
標(biāo)簽： FPGA 多路 傳輸 片的設(shè)計(jì)
上傳時(shí)間： 2013-07-16
上傳用戶(hù)：asdkin
SignalTap II 內(nèi)嵌邏輯分析儀是Altera 公司Quartus II 軟件中內(nèi)嵌的一種調(diào)試程序,通過(guò)把一段執(zhí)行邏輯分析功能 的代碼和客戶(hù)的設(shè)計(jì)組合在一起編譯、布局布線(xiàn),完成傳統(tǒng)邏輯分析儀的功能。介紹了SignalTap II 的基本內(nèi)容、實(shí)現(xiàn)原理以及 在實(shí)際工程中的應(yīng)用環(huán)境。結(jié)合ATM交換矩陣的設(shè)計(jì)實(shí)例,詳細(xì)闡述了用SignalTapII 對(duì)FPGA 調(diào)試的具體方法和調(diào)試步驟, 以及在工程中的使用全過(guò)程。分析比較了該方法與傳統(tǒng)的外置式邏輯分析儀的優(yōu)劣,對(duì)SignalTap II 應(yīng)用條件進(jìn)行了闡述。
標(biāo)簽： SignalTapII FPGA 邏輯分析儀 調(diào)試
上傳時(shí)間： 2013-07-13
上傳用戶(hù)：古谷仁美
最新MDK注冊(cè)機(jī)（mdk4.13）保用到2022年
上傳時(shí)間： 2013-05-18
上傳用戶(hù)：gzming
第三代移動(dòng)通信系統(tǒng)及技術(shù)是目前通信領(lǐng)域的研究熱點(diǎn)。本系統(tǒng)采用了第三代移動(dòng)通信系統(tǒng)的部分關(guān)鍵技術(shù)，采用直接序列擴(kuò)頻方式實(shí)現(xiàn)多路寬帶信號(hào)的碼分復(fù)用傳輸。在系統(tǒng)設(shè)計(jì)中，我們綜合考慮了系統(tǒng)性能要求，功能實(shí)現(xiàn)復(fù)雜度與系統(tǒng)資源利用率，選擇了并行導(dǎo)頻體制、串行滑動(dòng)相關(guān)捕獲方式、延遲鎖相環(huán)跟蹤機(jī)制、導(dǎo)頻信道估計(jì)方案和相干解擴(kuò)方式，并在Quartus軟件平臺(tái)上采用VHDL語(yǔ)言，在FPGA芯片CycloneEP1C12Q240C8上完成了系統(tǒng)設(shè)計(jì)。通過(guò)對(duì)硬件測(cè)試板的測(cè)試表明文中介紹的方案和設(shè)計(jì)方法是可行和有效的。并在測(cè)試的基礎(chǔ)上對(duì)系統(tǒng)提出了改進(jìn)意見(jiàn)。
標(biāo)簽： FPGA 多路 分 通信系統(tǒng)
上傳時(shí)間： 2013-06-27
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protel99se 經(jīng)典實(shí)例protel99se 經(jīng)典實(shí)例
上傳時(shí)間： 2013-06-21
上傳用戶(hù)：咔樂(lè)塢
8051處理器自誕生起近30年來(lái)，一直都是嵌入式應(yīng)用的主流處理器，不同規(guī)模的805l處理器涵蓋了從低成本到高性能、從低密度到高密度的產(chǎn)品。該處理器極具靈活性，可讓開(kāi)發(fā)者自行定義部分指令，量身訂制所需的功能模塊和外設(shè)接口，而且有標(biāo)準(zhǔn)版和經(jīng)濟(jì)版等多種版本可供選擇，可讓設(shè)計(jì)人員各取所需，實(shí)現(xiàn)更高性?xún)r(jià)比的結(jié)構(gòu)。如此多的優(yōu)越性使得8051處理器牢固地占據(jù)著龐大的應(yīng)用市場(chǎng)，因此研究和發(fā)展8051及與其兼容的接口具有極大的應(yīng)用前景。在眾多8051的外設(shè)接口中，I2C總線(xiàn)接口扮演著重要的角色。通用的12C接口器件，如帶12C總線(xiàn)的RAM，ROM，AD／DA，LCD驅(qū)動(dòng)器等，越來(lái)越多地應(yīng)用于計(jì)算機(jī)及自動(dòng)控制系統(tǒng)中。因此，本論文的根本目的就是針對(duì)如何在8051內(nèi)核上擴(kuò)展I2C外設(shè)接口進(jìn)行較深入的研究。 本課題項(xiàng)目采用可編程技術(shù)來(lái)開(kāi)發(fā)805l核以及12C接口。由于8051內(nèi)核指令集相容，我們能借助在現(xiàn)有架構(gòu)方面的經(jīng)驗(yàn)，發(fā)揮現(xiàn)有的大量代碼和工具的優(yōu)勢(shì)，較快地完成設(shè)計(jì)。在8051核模塊里，我們主要實(shí)現(xiàn)中央處理器、程序存儲(chǔ)器、數(shù)據(jù)存儲(chǔ)器、定時(shí)／計(jì)數(shù)器、并行接口、串行接口和中斷系統(tǒng)等七大單元及數(shù)據(jù)總線(xiàn)、地址總線(xiàn)和控制總線(xiàn)等三大總線(xiàn)，這些都是標(biāo)準(zhǔn)8051核所具有的模塊。在其之上我們?cè)偾度?2C的串行通信模塊，采用自下而上的方法，逐次實(shí)現(xiàn)一位的收發(fā)、一個(gè)字節(jié)的收發(fā)、一個(gè)命令的收發(fā)，直至實(shí)現(xiàn)I2C的整個(gè)通信協(xié)議。 8051核及I2C總線(xiàn)的研究通過(guò)可編程邏輯器件和一塊外圍I2C從設(shè)備TMPl01來(lái)驗(yàn)證。本課題的最終目的是可編程邏輯器件實(shí)現(xiàn)的8051核成功并高效地控制擴(kuò)展的12C接口與從設(shè)備TMPl01通信。 用EP2C35F672C6芯片開(kāi)發(fā)的12C接口，數(shù)據(jù)的傳輸速率由該芯片嵌入8051微處理的時(shí)鐘頻率決定。經(jīng)測(cè)試其傳輸速率可達(dá)普通速率和快速速率。 目前集成了該12C接口的8051核已經(jīng)在工作中投入使用，主要用于POS設(shè)備的用戶(hù)數(shù)據(jù)加密及對(duì)設(shè)備溫度的實(shí)時(shí)控制。雖然該設(shè)備尚未大批量投產(chǎn)，但它已成功通過(guò)PCI(PaymentCardIndustry)協(xié)會(huì)認(rèn)證。
標(biāo)簽： FPGA 8051 I2C 內(nèi)核
上傳時(shí)間： 2013-06-18
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