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采用ANSYS軟件的APDL語言編寫的兩個命令流文件，用于計算含缺陷管道的失效概率，將參數(shù)稍作改動，可用于其它結(jié)構(gòu)的可靠性分析
標簽： ANSYS APDL 軟件 語言
上傳時間： 2015-08-27
上傳用戶：watch100
工作流現(xiàn)狀，別人翻譯的文章，工作流的概述、發(fā)展方向
標簽：
上傳時間： 2014-01-13
上傳用戶：rocketrevenge
某人自己開發(fā)的工作流引擎，這里是相關(guān)文檔，介紹的很清楚哦
標簽： 工作流引擎
上傳時間： 2014-01-07
上傳用戶：鳳臨西北
Pocket+PC流接口驅(qū)動示例 一個好的代碼，很不錯，大家學習
標簽： Pocket PC 接口 代碼
上傳時間： 2013-12-21
上傳用戶：tianjinfan
以昆馬克勞斯解logic equ lex yacc實現(xiàn)
標簽： logic yacc equ lex
上傳時間： 2015-09-02
上傳用戶：徐孺
builer6界面實例開發(fā)教學方法與應用
標簽： builer6
上傳時間： 2015-09-03
上傳用戶：star_in_rain
用字符輸入輸出流，將一個文本文件從硬盤某個文件夾復制到另外一個文件夾中。
標簽： 字符 輸入輸出
上傳時間： 2015-09-05
上傳用戶：ruixue198909
基于Linux的實時流媒體編程介紹以及實現(xiàn)
標簽： Linux 實時流 媒體 編程
上傳時間： 2013-12-11
上傳用戶：frank1234
Verilog HDL硬件描述語言 01簡介.PDF 02HDL指南.PDF 03語言要素.PDF 04表達式.PDF 05門電平模型化.PDF 06用戶定義原語.PDF 07數(shù)據(jù)流模型化.PDF 08行為建模.PDF 09結(jié)構(gòu)建模.PDF 10其它論題.PDF 11驗證.PDF 12建模實例.PDF 13語法參考.PDF
標簽： HDL Verilog 模型
上傳時間： 2013-12-28
上傳用戶：Andy123456
you can xia zai zhe xie dong xi
標簽： dong you can xia
上傳時間： 2014-11-10
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