數字電視近年來飛速發展，它最終取代模擬電視是一個必然趨勢。可編程邏輯技術以及EDA技術的升溫也帶來了電子系統設計的巨大變革。本論文將迅速發展的FPGA技術應用于數字電視系統中，研究探討了數字電視前端系統中的關鍵設備——傳輸流復用器的FPGA建模和實現，以及相關的關鍵技術。本論文首先介紹了數字電視的發展現狀和前景，概述了數字電視前端系統的組成結構與關鍵技術，以及可編程邏輯技術的發展和優勢。然后介紹了數字電視系統中的重要標準MPEG-2以及傳輸流復用器的原理和系統結構，并且從理論上闡述了復用器設計的關鍵技術：PSI重組和PCR調整。接著詳細說明了如何運用創新思路，采用獨特的硬件架構在一片FPGA上實現整個復用器的軟件和硬件系統的方案，并且舉例說明了復用器硬件邏輯設計中所運用的幾個FPGA設計技巧。最后對本文進行總結，并提出了數字電視系統中復用器設備未來發展的設想。本文中介紹的基于SOPC的硬件復用器設計方案，將系統的軟件和硬件集成在一款Altera公司新推出的低成本高密度cyclone系列FPGA上，并且將FPGA設計技巧運用于復用器的硬件邏輯設計中。整個設計方案不但簡化了系統設計，而且實現了穩定，高速，低成本，可擴展性強的復用器系統。
上傳時間： 2013-06-02
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用一片單片機制作電子禮物，美妙動聽的音樂與點陣顯示相結合，由兩個按鍵控制播放與暫停。
上傳時間： 2013-05-18
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用Verilog實現的以太網接口!!!!!!!!!!!!!!!!!!
上傳時間： 2013-07-13
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該文著重研究了稀土永磁(REPM)無刷直流電動機(BLDCM)的高性能控制技術.在全面分析了稀土永磁無刷直流電動機的結構特點、工作原理、運行方式以及外部特性的基礎上,通過系統建模和數字仿真分析,分別針對航空低壓直流(LVDC)和高壓直流(HVDC)兩種電動機構用永磁無刷電動機,在小范圍轉速連續調節下的閉環穩速控制技術進行了詳細理論研究,提出了利用轉子位置傳感器信號間接測量電機轉速進行電機轉速閉環穩速控制的策略.同時就兩套無刷直流電動機控制器的硬件電路和軟件程序問題進行了重點工程設計,采用了高性能的AT89C2051和AT89C51單片機作為微處理器,用數字軟件技術對電機進行調速和轉速閉環控制,使電機在一定范圍內能夠進行精確調速和速度穩定控制.通過優化設計、軟硬件結合,實現了控制器小型化,提高了控制器可靠性,減小了體積與重量.永磁無刷直流電動機控制器樣機的測試結果表明:電機轉速可在要求范圍內連續調節,在幾乎三倍的額定轉矩范圍內,電機轉速在設定值下可保持高于指標精度的穩定工作,控制器之間通用性強、散熱可靠.
上傳時間： 2013-07-03
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MF125型萬用表電路圖
上傳時間： 2013-04-24
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本文主要考慮用單片機來實現公交車輛的自動考核與報站。文中介紹了系統設計的基本思路，詳細設計分硬件和軟件兩方面，硬件主要包括：最小系統、顯示部分電路、計數部分電路和語音電路等。軟件部分介紹了主要
上傳時間： 2013-06-21
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本標準規定了繪制各種電氣圖用的圖形符號總則電氣圖用圖形符號國家標準包括以下個部分總則符號要素限定符號和常用的其他符號導線和連接器件無源元件半導體管和電子
上傳時間： 2013-05-19
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萬用表檢修彩色電視機開關電源，可以輕松學會維修電視機
上傳時間： 2013-08-02
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本文首先在介紹多用戶檢測技術的原理以及系統模型的基礎上，對比分析了幾種多用戶檢測算法的性能，給出了算法選擇的依據。為了同時克服多址干擾和多徑干擾，給出了融合多用戶檢測與分集合并技術的接收機結構。 接著，針對WCDMA反向鏈路信道結構，介紹了擴頻使用的OVSF碼和擾碼，分析了擾碼的延時自相關特性和互相關特性，指出了存在多址干擾和多徑干擾的根源。在此基礎上，給出了解相關檢測器的數學公式推導和結構框圖，并仿真研究了用戶數、擴頻比、信道估計精度等參數對系統性能的影響。 常規的干擾抵消是基于chip級上的抵消，需要對用戶信號重構，因此具有較高的復雜度。在解相關檢測器的基礎上，衍生出符號級上的干擾抵消。通過仿真，給出了算法中涉及的干擾抑制控制權值、干擾抵消級數等參數的最佳取值，并進行了算法性能比較。仿真結果驗證了該算法的有效性。 最后，介紹了WCDMA系統移動臺解復用技術的硬件實現，在FPGA平臺上分別實現了與基站和安捷倫8960儀表的互聯互通。
上傳時間： 2013-07-29
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隨著電信數據傳輸對速率和帶寬的要求變得越來越迫切,原有建成的網絡是基于話音傳輸業務的網絡,已不能適應當前的需求.而建設新的寬帶網絡需要相當大的投資且建設工期長,無法滿足特定客戶對高速數據傳輸的近期需求.反向復用技術是把一個單一的高速數據流在發送端拆散并放在兩個或者多個低速數據鏈路上進行傳輸,在接收端再還原為高速數據流.該文提出一種基于FPGA的多路E1反向復用傳輸芯片的設計方案,使用四個E1構成高速數據的透明傳輸通道,支持E1線路間最大相對延遲64ms,通過鏈路容量調整機制,可以動態添加或刪除某條E1鏈路,實現靈活、高效的利用現有網絡實現視頻、數據等高速數據的傳輸,能夠節省帶寬資源,降低成本,滿足客戶的需求.系統分為發送和接收兩部分.發送電路實現四路E1的成幀操作,數據拆分采用線路循環與幀間插相結合的方法,A路插滿一幀(30時隙)后,轉入B路E1間插數據,依此類推,循環間插所有的數據.接收電路進行HDB3解碼,幀同步定位(子幀同步和復幀同步),線路延遲判斷,FIFO和SDRAM實現多路數據的對齊,最后按照約定的高速數據流的幀格式輸出數據.整個數字電路采用Verilog硬件描述語言設計,通過前仿真和后仿真的驗證.以30萬門的FPGA器件作為硬件實現,經過綜合和布線,特別是寫約束和增量布線手動調整電路的布局,降低關鍵路徑延時,最終滿足設計要求.
上傳時間： 2013-07-16
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