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高速FPGA系統(tǒng)的信號(hào)完整性測(cè)試和分析,能幫助學(xué)習(xí)FPGA
標(biāo)簽： FPGA 信號(hào)完整性 測(cè)試
上傳時(shí)間： 2013-08-05
上傳用戶：妄想演繹師
可用來破解分析西門子200 PLC與模塊的通訊協(xié)議，基于ALTERA CPLD EPM240的設(shè)計(jì).\r\n\r\n需要配合分析板配套使用。
上傳時(shí)間： 2013-08-09
上傳用戶：jackandlee
FPGAcpld結(jié)構(gòu)分析 pga的EDA設(shè)計(jì)方法 fpga中的微程序設(shè)計(jì) 復(fù)雜可編程邏輯器件cpld專題講座(Ⅴ)──cpld的應(yīng)用和實(shí)現(xiàn)數(shù)字邏 一種使用fpga設(shè)計(jì)的DRAM控制器 用cpld器件實(shí)現(xiàn)24位同步計(jì)數(shù)器的設(shè)計(jì)
標(biāo)簽： FPGAcpld fpga EDA 結(jié)構(gòu)分析
上傳時(shí)間： 2013-08-10
上傳用戶：yph853211
分析了MATLAB/Simulink 中DSP Builder 模塊庫(kù)在FPGA 設(shè)計(jì)中優(yōu)點(diǎn)，\\r\\n然后結(jié)合FSK 信號(hào)的產(chǎn)生原理，給出了如何利用DSP Builder 模塊庫(kù)建立FSK 信號(hào)發(fā)生器模\\r\\n型，以及對(duì)FSK 信號(hào)發(fā)生器模型進(jìn)行算法級(jí)仿真和生成VHDL 語言的方法，并在modelsim\\r\\n中對(duì)FSK 信號(hào)發(fā)生器進(jìn)行RTL 級(jí)仿真，最后介紹了在FPGA 芯片中實(shí)現(xiàn)FSK 信號(hào)發(fā)生器的設(shè)\\r\\n計(jì)方法。
標(biāo)簽： Simulink Builder MATLAB FPGA
上傳時(shí)間： 2013-08-20
上傳用戶：herog3
FPGA輸出數(shù)據(jù)的時(shí)頻域分析GUI界面，\r\n可觀察信號(hào)的時(shí)域頻域波形，星座圖眼圖等特性
標(biāo)簽： FPGA GUI 輸出數(shù)據(jù) 頻域分析
上傳時(shí)間： 2013-08-27
上傳用戶：ommshaggar
fpga的靜態(tài)分析，很不錯(cuò)，只是我自己也沒有弄的十分明白
上傳時(shí)間： 2013-08-28
上傳用戶：zhangyi99104144
FPGA時(shí)鐘分析，包括門控時(shí)鐘與時(shí)鐘偏儀分析，邏輯設(shè)計(jì)時(shí)鐘分析，毛刺分析．
上傳時(shí)間： 2013-08-30
上傳用戶：432234
采用按時(shí)間抽選的基4原位算法和坐標(biāo)旋轉(zhuǎn)數(shù)字式計(jì)算機(jī)（CORDIC）算法實(shí)現(xiàn)了一個(gè)FFT實(shí)時(shí)譜分析系統(tǒng)。整個(gè)設(shè)計(jì)采用流水線工作方式，保證了系統(tǒng)的速度，避免了瓶勁的出現(xiàn)；整個(gè)系統(tǒng)采用FPGA實(shí)現(xiàn)，實(shí)驗(yàn)表明，該系統(tǒng)既有DSP器件實(shí)現(xiàn)的靈活性又有專用FFT芯片實(shí)現(xiàn)的高速數(shù)據(jù)吞吐能力，可以廣泛地應(yīng)用于數(shù)字信號(hào)處理的各個(gè)領(lǐng)域。
標(biāo)簽： CORDIC FFT 算法 旋轉(zhuǎn)
上傳時(shí)間： 2013-09-01
上傳用戶：731140412
基于FPGA的直接數(shù)字合成器的設(shè)計(jì)與分析的代碼程序,代碼格式為VHDL
標(biāo)簽： FPGA VHDL 代碼 直接數(shù)字合成器
上傳時(shí)間： 2013-09-02
上傳用戶：ifree2016
飛利浦ARM芯片LPC2148的PROTEL格式的原理圖
上傳時(shí)間： 2013-09-19
上傳用戶：tzrdcaabb
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