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VHDL分頻器，利用分頻比較錯法，要實現K=324/28=8.3571428571...的分頻周期為28，18個8分頻和10個9分頻循環，所以設一個０到２7的循環計數器，每當1、4、7、10、13、16、19、22、27時進行9分頻，其他時為8分頻；為使占空比盡量接近50％，需要在每一個8或9分頻中設定一下輸出幾個時鐘的0和1。
標簽： VHDL 分頻器
上傳時間： 2013-11-29
上傳用戶：1079836864
用vhdl實現的分頻器，可產生任意對主時鐘的分頻，從而是實現不同頻率pwm的控制
標簽： vhdl 分頻器
上傳時間： 2016-06-01
上傳用戶：6546544
分頻器是FPGA設計中使用頻率非常高的基本單元之一。盡管目前在大部分設計中還廣泛使用集成鎖相環(如altera的PLL，Xilinx的DLL)來進行時鐘的分頻、倍頻以及相移設計，但是，對于時鐘要求不太嚴格的設計，通過自主設計進行時鐘分頻的實現方法仍然非常流行。首先這種方法可以節省鎖相環資源，再者，這種方式只消耗不多的邏輯單元就可以達到對時鐘操作的目的。 偶數倍分頻：偶數倍分頻應該是大家都比較熟悉的分頻，通過計數器計數是完全可以實現的。如進行N倍偶數分頻，那么可以通過由待分頻的時鐘觸發計數器計數，當計數器從0計數到N/2-1時，輸出時鐘進行翻轉，并給計數器一個復位信號，使得下一個時鐘從零開始計數。以此循環下去。這種方法可以實現任意的偶數分頻。
標簽： altera FPGA PLL 分頻器
上傳時間： 2016-06-14
上傳用戶：wpwpwlxwlx
一個可實現多倍（次）分頻器VHDL源代碼設計
標簽： VHDL 分頻器 源代碼
上傳時間： 2014-01-27
上傳用戶：2467478207
一個基于CPLD/FPGA的半整數分頻器的設計的文檔資料
標簽： CPLD FPGA 整數 分頻器
上傳時間： 2016-07-13
上傳用戶：CHENKAI
好的分頻器設計程序，有三個，二分頻，八分頻隨便改，比較實用
標簽： 分頻器 設計程序
上傳時間： 2016-07-15
上傳用戶：songyue1991
非常小的PDF閱讀器，使用了PDF控件，需要裝有Adobe Reader 才能運行，編譯通過。
標簽： 閱讀器
上傳時間： 2016-08-17
上傳用戶：1109003457
verilog除頻器可用於編碼段運用可以穩定電路設計
標簽： verilog
上傳時間： 2013-12-26
上傳用戶：372825274
電子通信系統的建模與仿真 第4章 電子線路仿真試驗 4.1 信號合并 4.2 微積分 4.3 觸發器 4.4 分頻器 4.5 使能開關 4.6 編程開關 4.7 移位寄存器 4.8 整流電路 4.9 駐波演示 4.10 超外差式接收機
標簽： 4.1 4.2 4.3 4.4
上傳時間： 2016-09-06
上傳用戶：zwei41
該源碼為VHDL語言編寫的分頻器，在W-4b教學平臺上通過驗證
標簽： VHDL 源碼 分頻器 語言
上傳時間： 2016-09-17
上傳用戶：erkuizhang
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