LED顯示屏是LED點(diǎn)陣模塊或者像素單元組成的平面顯示屏幕。自從誕生以來，以其亮度高、視角廣、壽命長(zhǎng)、性價(jià)比高的特點(diǎn)，在交通、廣告、新聞發(fā)布、體育比賽、電子景觀等領(lǐng)域得到了廣泛應(yīng)用。 LED顯示屏控制器作為控制LED屏顯示圖像、數(shù)據(jù)的關(guān)鍵，是整個(gè)LED視頻顯示系統(tǒng)的核心。本文研究的是對(duì)全彩色同步LED屏的控制，控制LED屏同步顯示在上位機(jī)顯示系統(tǒng)中某固定位置處的圖像。根據(jù)已有的LED顯示屏及其驅(qū)動(dòng)器的特點(diǎn)，提出了一種可行的方案并進(jìn)行了設(shè)計(jì)。系統(tǒng)主要分為兩個(gè)部分：視頻信號(hào)的獲取，視頻信號(hào)的處理。 經(jīng)過分析比較，決定從顯卡的DVI接口獲得視頻源，視頻源經(jīng)過DVI解碼芯片TFP401A的解碼后，可以獲得圖像的數(shù)字信息，這些信息包括紅、綠、藍(lán)三基色的數(shù)據(jù)以及行同步、場(chǎng)同步、使能等控制信號(hào)。這些信號(hào)將在視頻信號(hào)處理模塊中被使用。 信號(hào)處理模塊在接收視頻信號(hào)源后，對(duì)數(shù)據(jù)進(jìn)行處理，最后輸出數(shù)據(jù)給驅(qū)動(dòng)電路。在信號(hào)處理模塊中，采用了可編程邏輯器件FPGA來完成。可編程邏輯器件具有高集成度、高速度、高可靠性、在線可編程（ISP）等特點(diǎn)，所以特別適合于本設(shè)計(jì)。利用FPGA的可編程性，在FPGA內(nèi)部劃分了各個(gè)小模塊，各小模塊中通過少量的信號(hào)進(jìn)行聯(lián)系，這樣就將比較大的系統(tǒng)轉(zhuǎn)化成許多小的系統(tǒng)，使得設(shè)計(jì)更加簡(jiǎn)單，容易驗(yàn)證。本文分析了驅(qū)動(dòng)電路所需要的數(shù)據(jù)的特點(diǎn)，全彩色灰度級(jí)的實(shí)現(xiàn)方式，決定把系統(tǒng)劃分為視頻源截取、RGB格式轉(zhuǎn)化、位平面分離、讀SRAM地址發(fā)生器、寫SRAM地址發(fā)生器、讀寫SRAM選擇控制器、灰度實(shí)現(xiàn)等模塊。 最后利用示波器和SignalTap II邏輯分析儀等工具，對(duì)系統(tǒng)進(jìn)行了聯(lián)合調(diào)試。改進(jìn)了時(shí)序、優(yōu)化了布局布線，使得系統(tǒng)性能得到了良好的改善。 在分析了所需要的資源的基礎(chǔ)上，課題決定采用Altera的Cyclone EP1C12 FPGA設(shè)計(jì)視頻信號(hào)處理模塊，在Quartus II和modelsim平臺(tái)下，用Verilog HDL語言開發(fā)。
上傳時(shí)間： 2013-05-19
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Scaler是平板顯示器件(FPD，F(xiàn)lat Panel Display)中的重要組成部分，它將輸入源圖像信號(hào)轉(zhuǎn)換成與顯示屏固定分辨率一致的信號(hào)，并控制其顯示在顯示屏上。本文在研究圖像縮放算法和scaler在FPD中工作過程的基礎(chǔ)上，采用自上而下(Top-down)的設(shè)計(jì)方法，給出了scaler的設(shè)計(jì)及FPGA驗(yàn)證。該scaler支持不同分辨率圖像的縮放，且縮放模式可調(diào)，也可以以IP core的形式應(yīng)用于相關(guān)圖像處理芯片中。 圖像縮放內(nèi)核是scaler的核心部分，它是scaler中的主要運(yùn)算單元，完成圖像縮放的基本功能，它所采用的核心算法以及所使用的結(jié)構(gòu)設(shè)計(jì)決定著縮放性能的優(yōu)劣，也是控制芯片成本的關(guān)鍵。因此，本文從縮放內(nèi)核的結(jié)構(gòu)入手，對(duì)scaler的總體結(jié)構(gòu)進(jìn)行了設(shè)計(jì)；通過對(duì)圖像縮放中常用算法的深入研究提出了一種新的優(yōu)化算法——矩形窗縮放算法，并對(duì)其計(jì)算進(jìn)行分析和簡(jiǎn)化，降低了計(jì)算的復(fù)雜度。FPGA設(shè)計(jì)中，采用列縮放與行縮放分開處理的結(jié)構(gòu)，使用雙口RAM作為兩次縮放間的數(shù)據(jù)緩沖區(qū)。使用這種結(jié)構(gòu)的優(yōu)勢(shì)在于：行列縮放可以同時(shí)進(jìn)行，數(shù)據(jù)處理的可靠性高、速度快：內(nèi)核結(jié)構(gòu)簡(jiǎn)單明了,數(shù)據(jù)緩沖區(qū)大小合適，便于設(shè)計(jì)。此外，本文還介紹了其他輔助模塊的設(shè)計(jì)，包括DVI接口信號(hào)處理模塊、縮放參數(shù)計(jì)算與控制模塊以及輸出信號(hào)檢測(cè)與時(shí)序?yàn)V波模塊。 本設(shè)計(jì)使用Verilog HDL對(duì)各模塊進(jìn)行了RTL級(jí)描述，并使用Quartus II7.2進(jìn)行了邏輯仿真，最后使用Altera公司的FPGA芯片來進(jìn)行驗(yàn)證。通過邏輯驗(yàn)證和系統(tǒng)仿真，證明該scaler的設(shè)計(jì)達(dá)到了預(yù)期的目標(biāo)。對(duì)于不同分辨率的圖像，均可以在顯示屏上得到穩(wěn)定的顯示。
上傳時(shí)間： 2013-05-30
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對(duì)弓網(wǎng)故障的檢測(cè)是當(dāng)今列車檢測(cè)的一項(xiàng)重要任務(wù)。原始故障視頻圖像具有極大的數(shù)據(jù)量，使實(shí)時(shí)存儲(chǔ)和傳輸故障視頻圖像極其困難。由于視頻的數(shù)據(jù)量相當(dāng)大，需要采用先進(jìn)的視頻編解碼協(xié)議進(jìn)行處理，進(jìn)而實(shí)現(xiàn)檢測(cè)現(xiàn)場(chǎng)的實(shí)時(shí)監(jiān)控。 @@ H．264/AVC(Advanced Video Coding)作為MPEG-4的第10部分，因其具有超高的壓縮效率、極好的網(wǎng)絡(luò)親和性，而被廣泛研究與應(yīng)用。H．264/AVC采用了先進(jìn)的算法，主要有整數(shù)變換、1/4像素精度插值、多模式幀間預(yù)測(cè)、抗塊效應(yīng)濾波器和熵編碼等。 @@ 本文使用硬件描述語言Verilog，以紅色颶風(fēng) II開發(fā)板作為硬件平臺(tái)，在開發(fā)工具QUARTUSII 6．0和MODELSIM_SE 6．1B環(huán)境中完成軟核的設(shè)計(jì)與仿真驗(yàn)證。以Altera公司的CycloneII FPGA(Field Programmable Gate Array)EP2C35F484C8作為核心芯片，實(shí)現(xiàn)視頻圖像采集、存儲(chǔ)、顯示以及實(shí)現(xiàn)H．264/AVC部分算法的基本系統(tǒng)。 @@ FPGA以其設(shè)計(jì)靈活、高速、具有豐富的布線資源等特性，逐漸成為許多系統(tǒng)設(shè)計(jì)的首選，尤其是與Verilog和VHDL等語言的結(jié)合，大大變革了電子系統(tǒng)的設(shè)計(jì)方法，加速了系統(tǒng)的設(shè)計(jì)進(jìn)程。 @@ 本文首先分析了FPGA的特點(diǎn)、設(shè)計(jì)流程、verilog語言等，然后對(duì)靜態(tài)圖像及視頻圖像的編解碼進(jìn)行詳細(xì)的分析，比如H．264/AVC中的變換、量化、熵編碼等：并以JM10．2為平臺(tái)，運(yùn)用H．264/AVC算法對(duì)視頻序列進(jìn)行大量的實(shí)驗(yàn)，對(duì)不同分辨率、量化步長(zhǎng)、視頻序列進(jìn)行編解碼以及對(duì)結(jié)果進(jìn)行分析。接著以紅色颶風(fēng)II開發(fā)板為平臺(tái)，進(jìn)行視頻圖像的采集存儲(chǔ)、顯示分析，其中詳細(xì)分析了SAA7113的配置、CCD信號(hào)的A/D轉(zhuǎn)換、I2C總線、視頻的數(shù)字化ITU-R BT．601標(biāo)準(zhǔn)介紹及視頻同步信號(hào)的獲取、基于SDRAM的視頻幀存儲(chǔ)、VGA顯示控制設(shè)計(jì)；最后運(yùn)用verilog語言實(shí)現(xiàn)H．264/AVC部分算法，并進(jìn)行功能仿真，得到預(yù)計(jì)的效果。 @@ 本文實(shí)現(xiàn)了整個(gè)視頻信號(hào)的采集存儲(chǔ)、顯示流程，詳細(xì)研究了H．264/AVC算法，并運(yùn)用硬件語言實(shí)現(xiàn)了部分算法，對(duì)視頻編解碼芯片的設(shè)計(jì)具有一定的參考價(jià)值。 @@關(guān)鍵詞：FPGA；H．264/AVC；視頻；verilog；編解碼
上傳時(shí)間： 2013-04-24
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隨著圖像處理技術(shù)和投影技術(shù)的不斷發(fā)展，人們對(duì)高沉浸感的虛擬現(xiàn)實(shí)場(chǎng)景提出了更高的要求，這種虛擬顯示的場(chǎng)景往往由多通道的投影儀器同時(shí)在屏幕上投影出多幅高清晰的圖像，再把這些單獨(dú)的圖像拼接在一起組成一幅大場(chǎng)景的圖像。而為了給人以逼真的效果，投影的屏幕往往被設(shè)計(jì)為柱面屏幕，甚至是球面屏幕。當(dāng)圖像投影在柱面屏幕的時(shí)候就會(huì)發(fā)生幾何形狀的變化，而避免這種幾何變形的就是圖像拼接過程中的幾何校正和邊緣融合技術(shù)。 一個(gè)大場(chǎng)景可視化系統(tǒng)由投影機(jī)、投影屏幕、圖像融合機(jī)等主要模塊組成。在虛擬現(xiàn)實(shí)應(yīng)用系統(tǒng)中，要實(shí)現(xiàn)高臨感的多屏幕無縫拼接以及曲面組合顯示，顯示系統(tǒng)還需要運(yùn)用幾何數(shù)字變形及邊緣融合等圖像處理技術(shù)，實(shí)現(xiàn)諸如在平面、柱面、球面等投影顯示面上顯示圖像。而關(guān)鍵設(shè)備在于圖像融合機(jī)，它實(shí)時(shí)采集圖形服務(wù)器，或者PC的圖像信號(hào)，通過圖像處理模塊對(duì)圖像信息進(jìn)行幾何校正和邊緣融合，在處理完成后再送到顯示設(shè)備。 本課題提出了一種基于FPGA技術(shù)的圖像處理系統(tǒng)。該系統(tǒng)實(shí)現(xiàn)圖像數(shù)據(jù)的AiD采集、圖像數(shù)據(jù)在SRAM以及SDRAM中的存取、圖像在FPGA內(nèi)部的DSP運(yùn)算以及圖像數(shù)據(jù)的D/A輸出。系統(tǒng)設(shè)計(jì)的核心部分在于系統(tǒng)的控制以及數(shù)字信號(hào)的處理。本課題采用XilinxVirtex4系列FPGA作為主處理芯片，并利用VerilogHDL硬件描述語言在FPGA內(nèi)部設(shè)計(jì)了A/D模塊、D/A模塊、SRAM、SDRAM以及ARM處理器的控制器邏輯。 本課題在FPGA圖像處理系統(tǒng)中設(shè)計(jì)了一個(gè)ARM處理器模塊，用于上電時(shí)對(duì)系統(tǒng)在圖像變化處理時(shí)所需參數(shù)進(jìn)行傳遞，并能實(shí)時(shí)從上位機(jī)更新參數(shù)。該設(shè)計(jì)在提高了系統(tǒng)性能的同時(shí)也便于系統(tǒng)擴(kuò)展。 本文首先介紹了圖像處理過程中的幾何變化和圖像融合的算法，接著提出了系統(tǒng)的設(shè)計(jì)方案及模塊劃分，然后圍繞FPGA的設(shè)計(jì)介紹了SDRAM控制器的設(shè)計(jì)方法，最后介紹了ARM處理器的接口及外圍電路的設(shè)計(jì)。
上傳時(shí)間： 2013-04-24
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基于∑-△噪聲整形技術(shù)和過采樣技術(shù)的數(shù)模轉(zhuǎn)換器(DAC)可以可靠地把數(shù)字信號(hào)轉(zhuǎn)換成為高精度的模擬信號(hào)。采用這一結(jié)構(gòu)進(jìn)行數(shù)模轉(zhuǎn)換具有諸多優(yōu)點(diǎn),例如極低的失配噪聲和高的可靠性,便于作為IP模塊嵌入到其他芯片系統(tǒng)中等,更重要的是可以得到其他DAC結(jié)構(gòu)所無法達(dá)到的精度和動(dòng)態(tài)范圍。在高精度測(cè)量、音頻轉(zhuǎn)換、汽車電子等領(lǐng)域有著廣泛的應(yīng)用價(jià)值。 由于非線性和不穩(wěn)定性的存在,高階∑-△調(diào)制器的設(shè)計(jì)與實(shí)現(xiàn)存在較大的難度。本設(shè)計(jì)綜合大量文獻(xiàn)中的經(jīng)驗(yàn)原則和方法,首先闡述了∑-△調(diào)制器的一般原理,并討論了一般結(jié)構(gòu)調(diào)制器的設(shè)計(jì)過程,然后描述了穩(wěn)定的高階高精度調(diào)制器的設(shè)計(jì)流程。根據(jù)市場(chǎng)需求,設(shè)定了整個(gè)設(shè)計(jì)方案的性能指標(biāo),并據(jù)此設(shè)計(jì)了達(dá)到16bit精度和滿量程輸入范圍的三階128倍過采樣調(diào)制器。 本設(shè)計(jì)采用∑-△結(jié)構(gòu),根據(jù)系統(tǒng)要求設(shè)計(jì)了量化器位數(shù)、調(diào)制器過采樣比和階數(shù)。在分析高階單環(huán)路調(diào)制器穩(wěn)定性的基礎(chǔ)上,成功設(shè)計(jì)了六位量化三階單環(huán)路調(diào)制器結(jié)構(gòu)。在16比特的輸入信號(hào)下,達(dá)到了90dB左右的信噪比。該設(shè)計(jì)已經(jīng)在Cyclone系列FPGA器件下得到硬件實(shí)現(xiàn)和驗(yàn)證,并實(shí)現(xiàn)了實(shí)時(shí)音頻驗(yàn)證。測(cè)試表明,該DAC模塊輸出信號(hào)的信噪比能滿足16比特?cái)?shù)據(jù)轉(zhuǎn)換應(yīng)用的分辨率要求,并具備良好的兼容性和通用性。 本設(shè)計(jì)可作為IP核廣泛地在其他系統(tǒng)中進(jìn)行復(fù)用,具有很強(qiáng)的應(yīng)用性和一定的創(chuàng)新性。
上傳時(shí)間： 2013-07-10
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PWM(脈沖寬度調(diào)制)是一種利用數(shù)字信號(hào)來控制模擬電路的控制技術(shù)，廣泛應(yīng)用于電源、電機(jī)、伺服系統(tǒng)、通信系統(tǒng)、電子控制器、功率控制等電力電子設(shè)備。PWM技術(shù)在逆變電路中的應(yīng)用最為廣泛，也是變頻技術(shù)的核心，同時(shí)在機(jī)床，液壓位置控制系統(tǒng)等機(jī)械裝置中也發(fā)揮著重要的作用。PWM技術(shù)已經(jīng)成為控制領(lǐng)域的一個(gè)熱點(diǎn)，因此研究PWM發(fā)生器對(duì)于基礎(chǔ)理論的發(fā)展和技術(shù)的改進(jìn)都有十分重要的意義。 論文研究的主要內(nèi)容是用任意波形作為調(diào)制信號(hào)通過特定的方法來產(chǎn)生所需要的PWM波形，任意波形的合成和PWM波形的生成是兩個(gè)主要任務(wù)。任意波形的合成是課題設(shè)計(jì)的一個(gè)難點(diǎn)，也是影響系統(tǒng)性能的關(guān)鍵因素之一。論文中波形合成采用直接數(shù)字頻率合成(DDS)技術(shù)來實(shí)現(xiàn)。DDS技術(shù)以相位為地址，通過查找離散幅度數(shù)據(jù)進(jìn)行波形合成，具有輸出波形相位變化連續(xù)、分辨率高、頻率轉(zhuǎn)換速率快的優(yōu)點(diǎn)，而且通過設(shè)置控制字可靈活方便地改變輸出頻率，是目前波形合成的主流方法。 實(shí)現(xiàn)PWM發(fā)生器的設(shè)計(jì)方法有多種。在綜合比較了單片機(jī)、DSP、ARM等常用開發(fā)工具特點(diǎn)的基礎(chǔ)上，本文提出了一種以可編程邏輯器件(PLD)為主體，單片機(jī)輔助配合的設(shè)計(jì)方法。隨著計(jì)算機(jī)技術(shù)和微電了技術(shù)的迅速發(fā)展，可編程邏輯器件的集成度和容量越來越大，基于PLD的設(shè)計(jì)方法正逐步成為一種主流于段，是近些年來電子系統(tǒng)設(shè)計(jì)的一個(gè)熱點(diǎn)。整個(gè)系統(tǒng)分為模擬波形產(chǎn)生、單片機(jī)控制電路、FPGA內(nèi)部功能模塊三大部分。FPGA部分的設(shè)計(jì)是以Altera公司的Quartus Ⅱ軟件為開發(fā)平臺(tái)，采用VHDL語言為主要輸入手段來完成內(nèi)部各功能模塊的設(shè)計(jì)輸入、編譯、仿真等調(diào)試工作，目標(biāo)載體選用性價(jià)比比較高的Altera公司的CycloneⅡ系列的器件；單片機(jī)控制電路主要負(fù)責(zé)控制字的設(shè)置和顯示，波形數(shù)據(jù)的接受與發(fā)送；用MATLAB軟件完成仟意波形的繪制和模擬任務(wù)。 論文共分五章，詳細(xì)介紹了課題的背景、PWM發(fā)生器的發(fā)展和應(yīng)用以及選題的目的和意義等，論述了系統(tǒng)設(shè)計(jì)方案的可行性，對(duì)外圍電路和FPAG內(nèi)部功能模塊的設(shè)計(jì)方法進(jìn)行了具體說明，并對(duì)仿真結(jié)果、系統(tǒng)的性能、存在的問題和改進(jìn)方法等進(jìn)行了分析和闡述。整個(gè)設(shè)計(jì)滿足PWM發(fā)生器的任務(wù)和功能要求，設(shè)計(jì)方法可行。
上傳時(shí)間： 2013-04-24
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視頻監(jiān)控一直是人們關(guān)注的應(yīng)用技術(shù)熱點(diǎn)之一，它以其直觀、方便、信息內(nèi)容豐富而被廣泛用于在電視臺(tái)、銀行、商場(chǎng)等場(chǎng)合。在視頻圖像監(jiān)控系統(tǒng)中，經(jīng)常需要對(duì)多路視頻信號(hào)進(jìn)行實(shí)時(shí)監(jiān)控，如果每一路視頻信號(hào)都占用一個(gè)監(jiān)視器屏幕，則會(huì)大大增加系統(tǒng)成本。視頻圖像畫面分割器主要功能是完成多路視頻信號(hào)合成一路在監(jiān)視器顯示，是視頻監(jiān)控系統(tǒng)的核心部分。 傳統(tǒng)的基于分立數(shù)字邏輯電路甚至DSP芯片設(shè)計(jì)的畫面分割器的體積較大且成本較高。為此，本文介紹了一種基于FPGA技術(shù)的視頻圖像畫面分割器的設(shè)計(jì)與實(shí)現(xiàn)。 本文對(duì)視頻圖像畫面分割技術(shù)進(jìn)行了分析，完成了基于ITU-RBT.656視頻數(shù)據(jù)格式的畫面分割方法設(shè)計(jì)；系統(tǒng)采用Xilinx公司的FPGA作為核心控制器，設(shè)計(jì)了視頻圖像畫面分割器的硬件電路，該電路在FPGA中，將數(shù)字電路集成在一起，電路結(jié)構(gòu)簡(jiǎn)潔，具有較好的穩(wěn)定性和靈活性；在硬件電路平臺(tái)基礎(chǔ)上，以四路視頻圖像分割為例，完成了I2C總線接口模塊，異步FIFO模塊，有效視頻圖像數(shù)據(jù)提取模塊，圖像存儲(chǔ)控制模塊和圖像合成模塊的設(shè)計(jì)，首先，由攝像頭采集四路模擬視頻信號(hào)，經(jīng)視頻解碼芯片轉(zhuǎn)換為數(shù)字視頻圖像信號(hào)后送入異步FIFO緩沖。然后，根據(jù)畫面分割需要進(jìn)行視頻圖像數(shù)據(jù)抽取，并將抽取的視頻圖像數(shù)據(jù)按照一定的規(guī)則存儲(chǔ)到圖像存儲(chǔ)器。最后，按照數(shù)字視頻圖像的數(shù)據(jù)格式，將四路視頻圖像合成一路編碼輸出，實(shí)現(xiàn)了四路視頻圖像分割的功能。從而驗(yàn)證了電路設(shè)計(jì)和分割方法的正確性。 本文通過由FPGA實(shí)現(xiàn)多路視頻圖像的采集、存儲(chǔ)和合成等邏輯控制功能，I2C總線對(duì)兩片視頻解碼器進(jìn)行動(dòng)態(tài)配置等方法，實(shí)現(xiàn)四路視頻圖像的輪流采集、存儲(chǔ)和圖像的合成，提高了系統(tǒng)集成度，并可根據(jù)系統(tǒng)需要修改設(shè)計(jì)和進(jìn)一步擴(kuò)展功能，同時(shí)提高了系統(tǒng)的靈活性。
上傳時(shí)間： 2013-04-24
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隨著計(jì)算機(jī)科學(xué)在人機(jī)交互領(lǐng)域的極大發(fā)展，作為人臉信息處理中的一項(xiàng)關(guān)鍵技術(shù)，人臉檢測(cè)現(xiàn)在已經(jīng)成為模式識(shí)別，計(jì)算機(jī)視覺和人機(jī)交互領(lǐng)域不可缺少的一部分。但是，人臉檢測(cè)算法存在計(jì)算量大、速度慢等缺點(diǎn)。軟件實(shí)現(xiàn)方式無法達(dá)到實(shí)時(shí)處理要求，而現(xiàn)有的硬件實(shí)現(xiàn)需要占用大量硬件資源。 本文針對(duì)現(xiàn)有人臉檢測(cè)硬件實(shí)現(xiàn)的缺點(diǎn)，通過對(duì)Adaboost算法和現(xiàn)有硬件結(jié)構(gòu)的分析，提出了雙流水線硬件檢測(cè)架構(gòu)：掃描窗口流水線、特征向量流水線。并在Vertex-II Pro FPGA平臺(tái)驗(yàn)證成功，達(dá)到實(shí)時(shí)檢測(cè)的標(biāo)準(zhǔn)。具體工作和創(chuàng)新點(diǎn)包括如下幾點(diǎn)： 介紹了人臉檢測(cè)的原理以及人臉檢測(cè)經(jīng)典算法。其中，詳細(xì)介紹了Adaboost算法。 對(duì)現(xiàn)有的結(jié)構(gòu)進(jìn)行詳細(xì)分析。指出現(xiàn)有各架構(gòu)的缺點(diǎn)，即資源占用多，檢測(cè)速度慢。針對(duì)這兩個(gè)問題，本文提出了一個(gè)適合嵌入式應(yīng)用的掃描窗口、特征向量雙流水線檢測(cè)硬件架構(gòu)，詳細(xì)說明了該架構(gòu)的工作原理，并在該架構(gòu)基礎(chǔ)上，通過加入預(yù)測(cè)加載技術(shù)，進(jìn)一步提高檢測(cè)速度。隨后，采用存儲(chǔ)器訪問效率，架構(gòu)內(nèi)部存儲(chǔ)單元大小，檢測(cè)時(shí)間長(zhǎng)短，運(yùn)算單元數(shù)量四個(gè)標(biāo)準(zhǔn)，詳細(xì)比較了新架構(gòu)和現(xiàn)有架構(gòu)的差別，顯示出新架構(gòu)的優(yōu)勢(shì)。 基于提出的架構(gòu)，給出了Adaboost人臉檢測(cè)系統(tǒng)的VLSI實(shí)現(xiàn)方案。本文中，采用自頂向下的設(shè)計(jì)方法將人臉檢測(cè)系統(tǒng)分成若干個(gè)子模塊，然后對(duì)每個(gè)子模塊進(jìn)行詳細(xì)的設(shè)計(jì)和說明，給出了每個(gè)子模塊的硬件架構(gòu)、狀態(tài)轉(zhuǎn)換以及verilog實(shí)現(xiàn)后的仿真波形。 采用Xilinx公司的VII Pro FPGA開發(fā)板完成人臉檢測(cè)系統(tǒng)的硬件驗(yàn)證。FPGA驗(yàn)證結(jié)果表明對(duì)于QCIF分辨率的視頻圖像，人臉檢測(cè)系統(tǒng)能夠達(dá)到50fps的檢測(cè)速度，滿足實(shí)時(shí)檢測(cè)的要求。
上傳時(shí)間： 2013-06-15
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隨著圖像分辨率的越來越高，軟件實(shí)現(xiàn)的圖像處理無法滿足實(shí)時(shí)性的需求；同時(shí)FPGA等可編程器件的快速發(fā)展使得硬件實(shí)現(xiàn)圖像處理變得可行。如今基于FPGA的圖像處理研究成為了國(guó)內(nèi)外的一個(gè)熱門領(lǐng)域。 本文在FPGA平臺(tái)上，用Verilog HDL實(shí)現(xiàn)了一個(gè)研究圖像處理算法的可重復(fù)配置的硬件模塊架構(gòu)，架構(gòu)包括PC機(jī)預(yù)處理和通信軟件，控制模塊，計(jì)算單元，存儲(chǔ)器模塊和通信適配模塊五個(gè)部分。其中的計(jì)算模塊負(fù)責(zé)具體算法的實(shí)現(xiàn)，根據(jù)不同的圖像處理算法可以獨(dú)立實(shí)現(xiàn)。架構(gòu)為計(jì)算模塊實(shí)現(xiàn)了一個(gè)可添加、移出接口，不同的算法設(shè)計(jì)只要符合該接口就可以方便的加入到模塊架構(gòu)中來進(jìn)行調(diào)試和運(yùn)行。 在硬件架構(gòu)的基礎(chǔ)上本文實(shí)現(xiàn)了排序?yàn)V波，中值濾波，卷積運(yùn)算及高斯濾波，形態(tài)學(xué)算子運(yùn)算等經(jīng)典的圖像處理算法。討論了FPGA的圖像處理算法的設(shè)計(jì)方法及優(yōu)化策略，通過性能分析，F(xiàn)PGA實(shí)現(xiàn)圖像處理在時(shí)間上比軟件處理有了很大的提高；通過結(jié)果的比較，發(fā)現(xiàn)FPGA的處理結(jié)果達(dá)到了軟件處理幾乎同等的效果水平。最后本文在實(shí)現(xiàn)較大圖片處理和圖像處理窗口的大小可配置性方面做了一定程度的討論和改進(jìn)，提高了算法的可用性，同時(shí)為進(jìn)一步的研究提供了更加便利的平臺(tái)。 整個(gè)設(shè)計(jì)都是在ISE8.2和ModelSim第三方仿真軟件環(huán)境下開發(fā)的，在xilinx的Spartan-3E XC3S500E硬件平臺(tái)上實(shí)現(xiàn)。在軟件仿真過程中利用了ISE8.2自帶仿真工具和ModelSim結(jié)合使用。 本課題為制造FPGA的專用圖像處理芯片做了有益的探索性研究，為實(shí)現(xiàn)FPGA為核心處理芯片的實(shí)時(shí)圖像處理系統(tǒng)有著積極的作用。
上傳時(shí)間： 2013-07-29
上傳用戶：愛順不順
基于微處理器的數(shù)字PID控制器改變了傳統(tǒng)模擬PID控制器參數(shù)整定不靈活的問題。但是常規(guī)微處理器容易在環(huán)境惡劣的情況下出現(xiàn)程序跑飛的問題，如果實(shí)現(xiàn)PID軟算法的微處理器因?yàn)閺?qiáng)干擾或其他原因而出現(xiàn)故障，會(huì)引起輸出值的大幅度變化或停止響應(yīng)。而FPGA的應(yīng)用可以從本質(zhì)上解決這個(gè)問題。因此，利用FPGA開發(fā)技術(shù)，實(shí)現(xiàn)智能控制器算法的芯片化，使之能夠廣泛的用于各種場(chǎng)合，具有很大的應(yīng)用意義。 首先分析FPGA的內(nèi)部結(jié)構(gòu)特點(diǎn)，總結(jié)FPGA設(shè)計(jì)技術(shù)及開發(fā)流程，指出實(shí)現(xiàn)結(jié)構(gòu)優(yōu)化設(shè)計(jì)，降低設(shè)計(jì)難度，是擴(kuò)展設(shè)計(jì)功能、提高芯片性能和產(chǎn)品性價(jià)比的關(guān)鍵。控制系統(tǒng)由四個(gè)模塊組成，主要包括核心控制器模塊、輸入輸出模塊以及人機(jī)接口。其中控制器部分為系統(tǒng)的關(guān)鍵部件。在分析FPGA設(shè)計(jì)結(jié)構(gòu)類型和特點(diǎn)的基礎(chǔ)上，提出一種基于FPGA改進(jìn)型并行結(jié)構(gòu)的PID溫度控制器設(shè)計(jì)方法。在PID算法與FPGA的運(yùn)算器邏輯映像過程中，采用將補(bǔ)碼的加法器代替減法器設(shè)計(jì)，增加整數(shù)運(yùn)算結(jié)果的位擴(kuò)展處理，進(jìn)行不同數(shù)據(jù)類型的整數(shù)歸一化等不同角度的處理方法融合為一體，可以有效地減少邏輯運(yùn)算部件。應(yīng)用Ouartus Ⅱ圖形輸入與Verilog HDL語言相結(jié)合設(shè)計(jì)實(shí)現(xiàn)了PID控制器，用Modelsim仿真驗(yàn)證了設(shè)計(jì)結(jié)果的正確性，用Synplify Pro進(jìn)行電路綜合，在Quaitus Ⅱ軟件中實(shí)現(xiàn)布局布線，最后生成FPGA的編程文件。根據(jù)控制系統(tǒng)的要求，論文設(shè)計(jì)完成了12位模數(shù)AD轉(zhuǎn)換器、數(shù)據(jù)顯示器、按鍵等相關(guān)外圍接口電路。 將一階、純滯后、大慣性電阻爐溫作為控制對(duì)象，以EP1C3T144 FPGA為核心，構(gòu)建PID控制系統(tǒng)。在采用Pt100溫度傳感器、分辨率為2℃、最大溫度控制范圍0～400℃的條件下，實(shí)驗(yàn)結(jié)果表明，達(dá)到無超調(diào)的穩(wěn)定控制要求，為降低FPGA實(shí)現(xiàn)PID控制器的設(shè)計(jì)難度提供了有效的方法。
上傳時(shí)間： 2013-06-13
上傳用戶：15071087253
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