VERILOG HDL 實(shí)際工控項(xiàng)目源碼 開發(fā)工具 altera quartus2
標(biāo)簽： quartus2 VERILOG altera HDL
上傳時(shí)間： 2013-12-29
上傳用戶：banyou
自定義一些x,y坐標(biāo),可以模擬出一些光滑的曲線
上傳時(shí)間： 2015-07-18
上傳用戶：1427796291
電信運(yùn)營常用路由器詳細(xì)介紹、具體安裝配置，以及業(yè)務(wù)開通。（電信內(nèi)部資料）
上傳時(shí)間： 2015-07-19
上傳用戶：aeiouetla
/*y=100*(x1*x1-x2)*(x1*x2-x2)+(1-x1)*(1-x1)其中-2.048<=x1,x2<=2.048作適應(yīng)度函數(shù)求最大適應(yīng)度即為函數(shù)的最大值 */
標(biāo)簽： 2.048 lt 100 函數(shù)
上傳時(shí)間： 2014-01-01
上傳用戶：chenbhdt
cisco2500路由器實(shí)現(xiàn)ADSL接入
上傳時(shí)間： 2015-07-22
上傳用戶：netwolf
realize overlapped-add method ％[y]=overlpadd(x,h,Nfft) ％y:output sequence ％x:input sequence ％h:filter impulse response sequence ％Nfft:points of each DFT operation ％重疊相加法實(shí)現(xiàn)分段卷積
標(biāo)簽： sequence overlapped-add overlpadd realize
上傳時(shí)間： 2015-07-22
上傳用戶：as275944189
％realize overlapped-save method ％y:output sequence ％x:input seqence ％h:filter impulse response sequence ％N:length of each segment ％重疊保留法實(shí)現(xiàn)分段卷積
標(biāo)簽： overlapped-save sequence response realize
上傳時(shí)間： 2015-07-22
上傳用戶：chenbhdt
FREESCALE 16位單片機(jī)片MC9S12DG128的串口驅(qū)動(dòng)程序,環(huán)行緩沖區(qū)大小可設(shè)置,支持半雙工RS485通信,可調(diào)用用戶事件
標(biāo)簽： FREESCALE 128 485 MC9
上傳時(shí)間： 2013-12-19
上傳用戶：lnnn30
* 用拉格朗日插值法依據(jù)N個(gè)已知數(shù)據(jù)點(diǎn)即使函數(shù)值 * 輸入: n--已知數(shù)據(jù)點(diǎn)的個(gè)數(shù)N-1 * x--已知數(shù)據(jù)點(diǎn)第一坐標(biāo)的N維列向量 * y--已知數(shù)據(jù)點(diǎn)第二坐標(biāo)的N維列向量 * xx-插值點(diǎn)第一坐標(biāo) * 輸出: 函數(shù)返回值所求插值點(diǎn)的第二坐標(biāo)
標(biāo)簽： 數(shù)據(jù) 向量 xx 插值
上傳時(shí)間： 2013-11-28
上傳用戶：fhzm5658
* 用埃特金插值法依據(jù)N個(gè)已知數(shù)據(jù)點(diǎn)計(jì)算函數(shù)值 * 輸入: n--已知數(shù)據(jù)點(diǎn)的個(gè)數(shù)N-1 * x--已知數(shù)據(jù)點(diǎn)第一坐標(biāo)的N維列向量 * y--已知數(shù)據(jù)點(diǎn)第二坐標(biāo)的N維列向量 * xx-插值點(diǎn)第一坐標(biāo) * eps--求解精度 * 輸出: 函數(shù)返回值所求插值點(diǎn)的第二坐標(biāo)
標(biāo)簽： 數(shù)據(jù) 向量 xx 插值
上傳時(shí)間： 2014-01-20
上傳用戶：maizezhen
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