在 Java EE 的藍圖中，JSP Servlet是屬於Web層技術，JSP與Servlet是一體的兩面，您可以使用單獨一項技術來解決動態網頁呈現的需求，但最好的方式是取兩者的長處，JSP是網頁設計人員導向的，而Servlet是程式設計人員導向的，釐清它們之間的職責可以讓兩個不同專長的團隊彼此合作，並降低相互間的牽制作用。
上傳時間： 2016-11-15
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使用過Auto CAD的工程技術人員，時常需要在工程圖中加一些表格， 對所設計的產品加以歸納說明，而AutoCAD環境下沒有專門的制表軟件(制表線和填表)，使制表的過程煩鎖，而表格也不規整美觀，對此，人們自然想到了著名的Excel制表軟件，但該軟件制出的表，無法移到AutoCAD。為此筆者根據Excel中的制表習慣和一些特性編制了在AutoCAD環境中使用的制表程序，供大家參考使用。
上傳時間： 2014-02-26
上傳用戶：蠢蠢66
程序所在目錄：ex4_SCI 采用標準DB9 串口直連線將PC 串口和擴展板串口相連。打開PC 上的串口調試軟件。默認設置COM1,9600N,8,1。選擇按16 進制接收和發送。 然后打開CC2000,進行如下操作： 1．Project->Open ，打開該目錄中的工程文件。 2．Project->Rebuild ALL,編譯鏈接 3．File->Load Program 4．Debug->GO Main 5．Debug->RUN （快捷鍵F5） 然后在串口調試助手中馬上可以看到上部的接收顯示區不斷接收到數據57(為16 進制）。在串口助手的下部的發送區填入56，選中自動發送。數據即可通過串口發送到目標板。 查看DSP 是否收到數據，按如下操作：打開View->Watch window ，在下面剛彈出的Watch 區域中點右鍵，選擇Insert, 出現的信息框中填入SCI_RXDATA,x 即可按十六進制方式顯示出變量SCI_RXDATA 的值。如果正常，應可以看到該變量值為0x56。即說明RS232 雙向通訊正常。
上傳時間： 2014-01-02
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基于FPGA設計的字符VGA LCD顯示實驗Verilog邏輯源碼Quartus工程文件+文檔說明,通過字符轉換工具將字符轉換為 8 進制 mif 文件存放到單端口的 ROM IP 核中，再從ROM 中把轉換后的數據讀取出來顯示到 VGA 上，FPGA型號Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。module top( input clk, input rst_n, //vga output output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b //vga blue );wire video_clk;wire video_hs;wire video_vs;wire video_de;wire[7:0] video_r;wire[7:0] video_g;wire[7:0] video_b;wire osd_hs;wire osd_vs;wire osd_de;wire[7:0] osd_r;wire[7:0] osd_g;wire[7:0] osd_b;assign vga_out_hs = osd_hs;assign vga_out_vs = osd_vs;assign vga_out_r = osd_r[7:3]; //discard low bit dataassign vga_out_g = osd_g[7:2]; //discard low bit dataassign vga_out_b = osd_b[7:3]; //discard low bit data//generate video pixel clockvideo_pll video_pll_m0( .inclk0 (clk ), .c0 (video_clk ));color_bar color_bar_m0( .clk (video_clk ), .rst (~rst_n ), .hs (video_hs ), .vs (video_vs ), .de (video_de ), .rgb_r (video_r ), .rgb_g (video_g ), .rgb_b (video_b ));osd_display osd_display_m0( .rst_n (rst_n ), .pclk (video_clk ), .i_hs (video_hs ), .i_vs (video_vs ), .i_de (video_de ), .i_data ({video_r,video_g,video_b} ), .o_hs (osd_hs ), .o_vs (osd_vs ), .o_de (osd_de ), .o_data ({osd_r,osd_g,osd_b} ));endmodule
上傳時間： 2021-12-18
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EP100伺服系統全套開發資料，包括驅動板4層、控制板4層、顯示板2層AD設計原理圖+PCB工程文件+keil源代碼工程文件+硬件說明書，AD09設計的工程文件，包括完整的原理圖和PCB文件，已制板驗證，可以做為你的設計參考。
上傳時間： 2022-01-11
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Verilog HDl語言實現CPLD-EPC240與電腦的串口通訊QUARTUS邏輯工程源碼 //本模塊的功能是驗證實現和PC機進行基本的串口通信的功能。需要在//PC機上安裝一個串口調試工具來驗證程序的功能。//程序實現了一個收發一幀10個bit（即無奇偶校驗位）的串口控//制器，10個bit是1位起始位，8個數據位，1個結束//位。串口的波特律由程序中定義的div_par參數決定，更改該參數可以實//現相應的波特率。程序當前設定的div_par 的值是0x145，對應的波特率是//9600。用一個8倍波特率的時鐘將發送或接受每一位bit的周期時間//劃分為8個時隙以使通信同步.//程序的工作過程是：串口處于全雙工工作狀態，按動key1，FPGA/CPLD向PC發送“21 EDA"//字符串（串口調試工具設成按ASCII碼接受方式）；PC可隨時向FPGA/CPLD發送0-F的十六進制
標簽： verilog hdl cpld 串口通訊 quartus
上傳時間： 2022-02-18
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AMS1117-3.3V 電源模塊 Altium AD設計硬件原理圖+PCB工程文件,Altium Designer 09 設計的項目工程文件，包括原理圖及PCB印制板圖，可以用Altium Designer(AD)軟件打開或修改，都已經制板在實際項目中使用，可作為你產品設計的參考。
上傳時間： 2022-04-03
上傳用戶：jason_vip1
XTR105 PT100溫度傳感器到4-20MA電流環變換電路PPROTEL 99SE 工程文件，將PT100的溫度變換為4-20MA電流信號，Protel 99se 設計的項目工程文件，包括原理圖及PCB印制板圖，可用Protel或 Altium Designer(AD)軟件打開或修改，都已經制板在實際項目中使用，可作為你產品設計的參考。
上傳時間： 2022-05-17
上傳用戶：kingwide
工程電磁場數值計算
上傳時間： 2013-04-15
上傳用戶：eeworm
軟件工程3(視頻)
上傳時間： 2013-04-15
上傳用戶：eeworm
