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Verilog HDl語言實現CPLD-EPC240與電腦的串口通訊QUARTUS邏輯工程源碼

資 源 簡 介

Verilog HDl語言實現CPLD-EPC240與電腦的串口通訊QUARTUS邏輯工程源碼 

//本模塊的功能是驗證實現和PC機進行基本的串口通信的功能。需要在

//PC機上安裝一個串口調試工具來驗證程序的功能。

//程序實現了一個收發一幀10個bit(即無奇偶校驗位)的串口控

//制器,10個bit是1位起始位,8個數據位,1個結束

//位。串口的波特律由程序中定義的div_par參數決定,更改該參數可以實

//現相應的波特率。程序當前設定的div_par 的值是0x145,對應的波特率是

//9600。用一個8倍波特率的時鐘將發送或接受每一位bit的周期時間

//劃分為8個時隙以使通信同步.

//程序的工作過程是:串口處于全雙工工作狀態,按動key1,FPGA/CPLD向PC發送“21 EDA"

//字符串(串口調試工具設成按ASCII碼接受方式);PC可隨時向FPGA/CPLD發送0-F的十六進制

Verilog HDl語言實現CPLD-EPC240與電腦的串口通訊QUARTUS邏輯工程源碼


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