基于高速FPGA 的PCB 設(shè)計(jì)技巧 如果高速PCB 設(shè)計(jì)能夠像連接原理圖節(jié)點(diǎn)那樣簡(jiǎn)單，以及像在計(jì)算機(jī)顯示器上所看到的那樣優(yōu)美的話，那將是一件多么美好的事情。然而，除非設(shè)計(jì)師初入PCB 設(shè)計(jì)，或者是極度的幸運(yùn)，實(shí)際的PCB 設(shè)計(jì)通常不像他們所從事的電路設(shè)計(jì)那樣輕松。在設(shè)計(jì)最終能夠正常工作、有人對(duì)性能作出肯定之前，PCB設(shè)計(jì)師都面臨著許多新的挑戰(zhàn)。這正是目前高速PCB設(shè)計(jì)的現(xiàn)狀–設(shè)計(jì)規(guī)則和設(shè)計(jì)指南不斷發(fā)展，如果幸運(yùn)的話，它們會(huì)形成一個(gè)成功的解決方案。
標(biāo)簽： FPGA PCB 設(shè)計(jì)技巧
上傳時(shí)間： 2013-11-08
上傳用戶：ly1994
解決EMI問(wèn)題的辦法很多，現(xiàn)代的EMI抑制方法包括：利用EMI抑制涂層、選用合適的EMI抑制零配件和EMI仿真設(shè)計(jì)等。本文從最基本的PCB布板出發(fā)，討論P(yáng)CB分層堆疊在控制EMI輻射中的作用和設(shè)計(jì)技巧。
標(biāo)簽： PCB EMI 多層板 計(jì)時(shí)
上傳時(shí)間： 2013-12-18
上傳用戶：yyq123456789
Altium_Designer規(guī)則設(shè)置技巧
標(biāo)簽： Altium_Designer
上傳時(shí)間： 2013-11-12
上傳用戶：VRMMO
詳細(xì)介紹了抄板的技巧，希望對(duì)大家有幫助
上傳時(shí)間： 2014-06-09
上傳用戶：miaochun888
PCB布局、布線技巧，好用東西大家頂起來(lái)
上傳時(shí)間： 2014-01-18
上傳用戶：shuizhibai
PCB布局布線的好壞將直接影響電路的性能。現(xiàn)在，雖然有很多軟件可以實(shí)現(xiàn)PCB自動(dòng)布局布線，但是隨著信號(hào)頻率不斷提升，很多時(shí)候，工程師需要了解有關(guān)PCB布局布線的最基本的原則和技巧，這樣才可以讓自己的設(shè)計(jì)完美無(wú)缺，《PCB（印制電路板）布局布線100問(wèn)》涵蓋了PCB布局布線的相關(guān)基本原理和設(shè)計(jì)技巧，以問(wèn)答形式解答了有關(guān)PCB布局布線方面的疑難問(wèn)題.
上傳時(shí)間： 2013-11-18
上傳用戶：zhaiye
當(dāng)設(shè)計(jì)高速信號(hào)PCB或者復(fù)雜的PCB時(shí)，常常需要考慮信號(hào)的干擾和抗干擾的問(wèn)題，也就是設(shè)計(jì)這樣的PCB時(shí)，需要提高PCB的電磁兼容性。為了實(shí)現(xiàn)這個(gè)目的，除了在原理圖設(shè)計(jì)時(shí)增加抗干擾的元件外，在設(shè)計(jì)PCB時(shí)也必須考慮這個(gè)問(wèn)題，而最重要的實(shí)現(xiàn)手段之一就是使用高速信號(hào)布線的基本技巧和原則。 高速信號(hào)布線的基本技巧包括控制走線長(zhǎng)度、蛇形布線、差分對(duì)布線和等長(zhǎng)布線，使用這些基本的布線方法，可以大大提高高速信號(hào)的質(zhì)量和電磁兼容性。下面分別介紹這些布線方法的設(shè)置和操作。
上傳時(shí)間： 2015-01-02
上傳用戶：gtzj
隨著HDL Hardware Description Language 硬件描述語(yǔ)言語(yǔ)言綜合工具及其它相關(guān)工具的推廣使廣大設(shè)計(jì)工程師從以往煩瑣的畫原理圖連線等工作解脫開來(lái)能夠?qū)⒐ぷ髦匦霓D(zhuǎn)移到功能實(shí)現(xiàn)上極大地提高了工作效率任何事務(wù)都是一分為二的有利就有弊我們發(fā)現(xiàn)現(xiàn)在越來(lái)越多的工程師不關(guān)心自己的電路實(shí)現(xiàn)形式以為我只要將功能描述正確其它事情交給工具就行了在這種思想影響下工程師在用HDL語(yǔ)言描述電路時(shí)腦袋里沒(méi)有任何電路概念或者非常模糊也不清楚自己寫的代碼綜合出來(lái)之后是什么樣子映射到芯片中又會(huì)是什么樣子有沒(méi)有充分利用到FPGA的一些特殊資源遇到問(wèn)題立刻想到的是換速度更快容量更大的FPGA器件導(dǎo)致物料成本上升更為要命的是由于不了解器件結(jié)構(gòu)更不了解與器件結(jié)構(gòu)緊密相關(guān)的設(shè)計(jì)技巧過(guò)分依賴綜合等工具工具不行自己也就束手無(wú)策導(dǎo)致問(wèn)題遲遲不能解決從而嚴(yán)重影響開發(fā)周期導(dǎo)致開發(fā)成本急劇上升 目前我們的設(shè)計(jì)規(guī)模越來(lái)越龐大動(dòng)輒上百萬(wàn)門幾百萬(wàn)門的電路屢見不鮮同時(shí)我們所采用的器件工藝越來(lái)越先進(jìn)已經(jīng)步入深亞微米時(shí)代而在對(duì)待深亞微米的器件上我們的設(shè)計(jì)方法將不可避免地發(fā)生變化要更多地關(guān)注以前很少關(guān)注的線延時(shí)我相信ASIC設(shè)計(jì)以后也會(huì)如此此時(shí)如果我們不在設(shè)計(jì)方法設(shè)計(jì)技巧上有所提高是無(wú)法面對(duì)這些龐大的基于深亞微米技術(shù)的電路設(shè)計(jì)而且現(xiàn)在的競(jìng)爭(zhēng)越來(lái)越激勵(lì)從節(jié)約公司成本角度出 也要求我們盡可能在比較小的器件里完成比較多的功能 本文從澄清一些錯(cuò)誤認(rèn)識(shí)開始從FPGA器件結(jié)構(gòu)出發(fā)以速度路徑延時(shí)大小和面積資源占用率為主題描述在FPGA設(shè)計(jì)過(guò)程中應(yīng)當(dāng)注意的問(wèn)題和可以采用的設(shè)計(jì)技巧本文對(duì)讀者的技能基本要求是熟悉數(shù)字電路基本知識(shí)如加法器計(jì)數(shù)器RAM等熟悉基本的同步電路設(shè)計(jì)方法熟悉HDL語(yǔ)言對(duì)FPGA的結(jié)構(gòu)有所了解對(duì)FPGA設(shè)計(jì)流程比較了解
標(biāo)簽： Xilinx FPGA 華為 高級(jí)技巧
上傳時(shí)間： 2015-01-02
上傳用戶：refent
數(shù)字與模擬電路設(shè)計(jì)技巧IC與LSI的功能大幅提升使得高壓電路與電力電路除外，幾乎所有的電路都是由半導(dǎo)體組件所構(gòu)成，雖然半導(dǎo)體組件高速、高頻化時(shí)會(huì)有EMI的困擾，不過(guò)為了充分發(fā)揮半導(dǎo)體組件應(yīng)有的性能，電路板設(shè)計(jì)與封裝技術(shù)仍具有決定性的影響。 模擬與數(shù)字技術(shù)的融合由于IC與LSI半導(dǎo)體本身的高速化，同時(shí)為了使機(jī)器達(dá)到正常動(dòng)作的目的，因此技術(shù)上的跨越競(jìng)爭(zhēng)越來(lái)越激烈。雖然構(gòu)成系統(tǒng)的電路未必有clock設(shè)計(jì)，但是毫無(wú)疑問(wèn)的是系統(tǒng)的可靠度是建立在電子組件的選用、封裝技術(shù)、電路設(shè)計(jì)與成本，以及如何防止噪訊的產(chǎn)生與噪訊外漏等綜合考慮。機(jī)器小型化、高速化、多功能化使得低頻/高頻、大功率信號(hào)/小功率信號(hào)、高輸出阻抗/低輸出阻抗、大電流/小電流、模擬/數(shù)字電路，經(jīng)常出現(xiàn)在同一個(gè)高封裝密度電路板，設(shè)計(jì)者身處如此的環(huán)境必需面對(duì)前所未有的設(shè)計(jì)思維挑戰(zhàn)，例如高穩(wěn)定性電路與吵雜(noisy)性電路為鄰時(shí)，如果未將噪訊入侵高穩(wěn)定性電路的對(duì)策視為設(shè)計(jì)重點(diǎn)，事后反復(fù)的設(shè)計(jì)變更往往成為無(wú)解的夢(mèng)魘。模擬電路與高速數(shù)字電路混合設(shè)計(jì)也是如此，假設(shè)微小模擬信號(hào)增幅后再將full scale 5V的模擬信號(hào)，利用10bit A/D轉(zhuǎn)換器轉(zhuǎn)換成數(shù)字信號(hào)，由于分割幅寬祇有4.9mV，因此要正確讀取該電壓level并非易事，結(jié)果造成10bit以上的A/D轉(zhuǎn)換器面臨無(wú)法順利運(yùn)作的窘境。另一典型實(shí)例是使用示波器量測(cè)某數(shù)字電路基板兩點(diǎn)相隔10cm的ground電位，理論上ground電位應(yīng)該是零，然而實(shí)際上卻可觀測(cè)到4.9mV數(shù)倍甚至數(shù)十倍的脈沖噪訊(pulse noise)，如果該電位差是由模擬與數(shù)字混合電路的grand所造成的話，要測(cè)得4.9 mV的信號(hào)根本是不可能的事情，也就是說(shuō)為了使模擬與數(shù)字混合電路順利動(dòng)作，必需在封裝與電路設(shè)計(jì)有相對(duì)的對(duì)策，尤其是數(shù)字電路switching時(shí)，ground vance noise不會(huì)入侵analogue ground的防護(hù)對(duì)策，同時(shí)還需充分檢討各電路產(chǎn)生的電流回路(route)與電流大小，依此結(jié)果排除各種可能的干擾因素。以上介紹的實(shí)例都是設(shè)計(jì)模擬與數(shù)字混合電路時(shí)經(jīng)常遇到的瓶頸，如果是設(shè)計(jì)12bit以上A/D轉(zhuǎn)換器時(shí)，它的困難度會(huì)更加復(fù)雜。
標(biāo)簽： 數(shù)字 模擬電路 設(shè)計(jì)技巧
上傳時(shí)間： 2014-02-12
上傳用戶：wenyuoo
由于Powerpcb(pads)本身布不了蛇形線,要用pads帶的Blazeroutel來(lái)布.Blazeroute是PADS專用的布線工具.用Blazeroute打開pcb,如圖
上傳時(shí)間： 2013-12-23
上傳用戶：yuanyuan123
蟲蟲下載站版權(quán)所有 京ICP備2021023401號(hào)-1
