Keil C51 使用技巧及實(shí)戰(zhàn)：到你的程序中這本書將教你充分使用你的工具如果你只有8051 的匯編程序你也可以學(xué)習(xí)該書和使用這些例子但是你必須把C 語言的程序裝入你的匯編程序中這對懂得C 語言和8051匯編程序指令的人來說并不是一件困難的事如果你有C 編譯器的話那恭喜你使用C 語言進(jìn)行開發(fā)是一個好的決定你會發(fā)現(xiàn)使用C 進(jìn)行開發(fā)將使你的工程開發(fā)和維護(hù)的時間大大減少如果你已經(jīng)擁有Keil C51 那你已經(jīng)選擇了一個非常好的開發(fā)工具我發(fā)現(xiàn)Keil 軟件包能夠提供最好的支持本書支持Keil C 的擴(kuò)展如果你有其它的開發(fā)工具像Archimedes 和Avocet 這本書也能很好地為你服務(wù)但你必須根據(jù)你所用的開發(fā)工具改變一些Keil 的特殊指令在書的一些地方有硬件圖實(shí)例程序在這些硬件上運(yùn)行這些圖繪制地不是很詳細(xì)主要是方框圖但足以使讀者明白軟件和硬件之間的接口讀者應(yīng)該把這本書看成工具書而不是用來學(xué)習(xí)各種系統(tǒng)設(shè)計通過本書你可以了解給定一定的硬件和軟件設(shè)計之后8051 的各種性能希望你能從本書中獲取靈感并有助于你的設(shè)計使你豁然開朗當(dāng)然我希望你也能夠從本書中學(xué)到有用的知識使之能夠提升你的設(shè)計。
上傳時間： 2013-10-27
上傳用戶：Jerry_Chow
用單片機(jī)配置FPGA—PLD設(shè)計技巧 Configuration/Program Method for Altera Device Configure the FLEX Device You can use any Micro-Controller to configure the FLEX device–the main idea is clocking in ONE BITof configuration data per CLOCK–start from the BIT 0The total Configuration time–e.g. 10K10 need 15K byte configuration file•calculation equation–10K10* 1.5= 15Kbyte–configuration time for the file itself•15*1024*8*clock = 122,880Clock•assume the CLOCK is 4MHz•122,880*1/4Mhz=30.72msec
標(biāo)簽： FPGA PLD 用單片機(jī) 設(shè)計技巧
上傳時間： 2013-10-09
上傳用戶：a67818601
FPGA設(shè)計的四種常用思想與技巧
標(biāo)簽： FPGA
上傳時間： 2014-12-28
上傳用戶：aa7821634
深度包檢測技術(shù)通過對數(shù)據(jù)包內(nèi)容的深入掃描和檢測，能夠有效識別出隱藏在數(shù)據(jù)包有效載荷內(nèi)的非法數(shù)據(jù)，但該技術(shù)存在功耗非常大的缺點(diǎn)。針對該問題，提出了采用Bloom Filter（布隆過濾器）進(jìn)行字符串模糊匹配方式，利用Bloom Filter將信息流中大部分正常流量過濾掉，從而減輕了后端的字符串精確匹配的壓力，降低了系統(tǒng)功耗，大大提高了處理速度。
上傳時間： 2013-11-04
上傳用戶：dazhihui66
針對多層線路板中射頻電路板的布局和布線，根據(jù)本人在射頻電路PCB設(shè)計中的經(jīng)驗(yàn)積累，總結(jié)了一些布局布線的設(shè)計技巧。并就這些技巧向行業(yè)里的同行和前輩咨詢，同時查閱相關(guān)資料，得到認(rèn)可，是該行業(yè)里的普遍做法。多次在射頻電路的PCB設(shè)計中采用這些技巧，在后期PCB的硬件調(diào)試中得到證實(shí)，對減少射頻電路中的干擾有很不錯的效果，是較優(yōu)的方案。
上傳時間： 2013-10-21
上傳用戶：467368609
verilog testbench設(shè)計技巧和策略
標(biāo)簽： testbench verilog 設(shè)計技巧 策略
上傳時間： 2013-11-01
上傳用戶：hzakao
FPGA技巧Xilinx
上傳時間： 2013-10-13
上傳用戶：yanqie
隨著HDL Hardware Description Language 硬件描述語言語言綜合工具及其它相關(guān)工具的推廣使廣大設(shè)計工程師從以往煩瑣的畫原理圖連線等工作解脫開來能夠?qū)⒐ぷ髦匦霓D(zhuǎn)移到功能實(shí)現(xiàn)上極大地提高了工作效率任何事務(wù)都是一分為二的有利就有弊我們發(fā)現(xiàn)現(xiàn)在越來越多的工程師不關(guān)心自己的電路實(shí)現(xiàn)形式以為我只要將功能描述正確其它事情交給工具就行了在這種思想影響下工程師在用HDL語言描述電路時腦袋里沒有任何電路概念或者非常模糊也不清楚自己寫的代碼綜合出來之后是什么樣子映射到芯片中又會是什么樣子有沒有充分利用到FPGA的一些特殊資源遇到問題立刻想到的是換速度更快容量更大的FPGA器件導(dǎo)致物料成本上升更為要命的是由于不了解器件結(jié)構(gòu)更不了解與器件結(jié)構(gòu)緊密相關(guān)的設(shè)計技巧過分依賴綜合等工具工具不行自己也就束手無策導(dǎo)致問題遲遲不能解決從而嚴(yán)重影響開發(fā)周期導(dǎo)致開發(fā)成本急劇上升 目前我們的設(shè)計規(guī)模越來越龐大動輒上百萬門幾百萬門的電路屢見不鮮同時我們所采用的器件工藝越來越先進(jìn)已經(jīng)步入深亞微米時代而在對待深亞微米的器件上我們的設(shè)計方法將不可避免地發(fā)生變化要更多地關(guān)注以前很少關(guān)注的線延時我相信ASIC設(shè)計以后也會如此此時如果我們不在設(shè)計方法設(shè)計技巧上有所提高是無法面對這些龐大的基于深亞微米技術(shù)的電路設(shè)計而且現(xiàn)在的競爭越來越激勵從節(jié)約公司成本角度出 也要求我們盡可能在比較小的器件里完成比較多的功能 本文從澄清一些錯誤認(rèn)識開始從FPGA器件結(jié)構(gòu)出發(fā)以速度路徑延時大小和面積資源占用率為主題描述在FPGA設(shè)計過程中應(yīng)當(dāng)注意的問題和可以采用的設(shè)計技巧本文對讀者的技能基本要求是熟悉數(shù)字電路基本知識如加法器計數(shù)器RAM等熟悉基本的同步電路設(shè)計方法熟悉HDL語言對FPGA的結(jié)構(gòu)有所了解對FPGA設(shè)計流程比較了解
上傳時間： 2013-11-06
上傳用戶：asdfasdfd
網(wǎng)管員使用的技巧
標(biāo)簽： 局域網(wǎng) 內(nèi)網(wǎng)
上傳時間： 2013-10-29
上傳用戶：xiaoyunyun
PCB（印制電路板）布局布線技巧100問
上傳時間： 2013-11-08
上傳用戶：英雄
蟲蟲下載站版權(quán)所有 京ICP備2021023401號-1
