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現(xiàn)場(chǎng)可編程門陣列(FPGA)是一種可實(shí)現(xiàn)多層次邏輯器件。基于SRAM的FPGA結(jié)構(gòu)由邏輯單元陣列來實(shí)現(xiàn)所需要的邏輯函數(shù)。FPGA中，互連線資源是預(yù)先定制的，這些資源是由各種長(zhǎng)度的可分割金屬線，緩沖器和．MOS管實(shí)現(xiàn)的，所以相對(duì)于ASIC中互連線所占用的面積更大。為了節(jié)省芯片面積，一般都采用單個(gè)MOS晶體管來連接邏輯資源。MOS晶體管的導(dǎo)通電阻可以達(dá)到千歐量級(jí)，可分割金屬線段的電阻相對(duì)于MOS管來說是可以忽略的，然而它和地之間的電容達(dá)到了0.1pf[1]。為了評(píng)估FPGA的性能，用HSPICE仿真模型雖可以獲得非常精確的結(jié)果，但是基于此模型需要花費(fèi)太多的時(shí)間。這在基于時(shí)序驅(qū)動(dòng)的工藝映射和布局布線以及靜態(tài)時(shí)序分析中都是不可行的。于是，非常迫切地需要一種快速而精確的模型。 FPGA中連接盒、開關(guān)盒都是由MOS管組成的。FPGA中的時(shí)延很大部分取決于互連，而MOS傳輸晶體管在互連中又占了很大的比重。所以對(duì)于MOS管的建模對(duì)FPGA時(shí)延估算有很大的影響意義。對(duì)于MOS管，Muhammad[15]采用導(dǎo)通電阻來代替MOS管，然后用。Elmore[3]時(shí)延和Rubinstein[4]時(shí)延模型估算互連時(shí)延。Elmore時(shí)延用電路的一階矩來近似信號(hào)到達(dá)最大值50％時(shí)的時(shí)延，而Rubinstein也是通過計(jì)算電路的一階矩估算時(shí)延的上下邊界來估算電路的時(shí)延，然而他們都是用來計(jì)算RC互連時(shí)延。傳輸管是非線性器件，所以沒有一個(gè)固定的電阻，這就造成了Elmore時(shí)延和Rubinstein時(shí)延模型的過于近似的估算，對(duì)整體評(píng)估FPGA的性能帶來負(fù)面因素。 本論文提出快速而精確的現(xiàn)場(chǎng)可編程門陣列FPGA中的互連資源MOS傳輸管時(shí)延模型。首先從階躍信號(hào)推導(dǎo)出適合50％時(shí)延的等效電阻模型，然后在斜坡輸入的時(shí)候，給出斜坡輸入時(shí)的時(shí)延模型，并且給出等效電容的計(jì)算方法。結(jié)果驗(yàn)證了我們精確的時(shí)延模型在時(shí)間上的開銷少的性能。 在島型FPGA中，單個(gè)傳輸管能夠被用來作為互連線和互連線之間的連接，或者互連線和管腳之間的連接，如VPR把互連線和管腳作為布線資源，管腳只能單獨(dú)作為輸入或者輸出管腳，以致于它們不是一個(gè)線網(wǎng)的起點(diǎn)就是線網(wǎng)的終點(diǎn)。而這恰恰忽略了管腳實(shí)際在物理上可以作為互連線來使用的情況(VPR認(rèn)為dogleg現(xiàn)象本身對(duì)性能提高不多)。本論文通過對(duì)dogleg現(xiàn)象進(jìn)行了探索，并驗(yàn)證了在使用SUBSET開關(guān)盒的情況下，dogleg能提高FPGA的布通率。
上傳時(shí)間： 2013-07-24
上傳用戶：yezhihao
現(xiàn)場(chǎng)可編程門陣列(FPGA)能夠減少電子系統(tǒng)的開發(fā)風(fēng)險(xiǎn)和開發(fā)成本，縮短上市時(shí)間，降低維護(hù)升級(jí)成本，故廣泛地應(yīng)用在電子系統(tǒng)中。最新的FPGA都采用了層次化的布線資源結(jié)構(gòu)，與以前的結(jié)構(gòu)發(fā)生了很大的變化。由于FPGA布線資源的固定性和有限性，因此需要開發(fā)適用于這種層次化的FPGA結(jié)構(gòu)并提高布線資源有效利用率的布線算法。同時(shí)由于晶體管尺寸的不斷減小，有必要在FPGA布線算法中考慮功耗和時(shí)序問題。 本論文所作的研究工作主要包括：提出一種基于Tile的FPGA結(jié)構(gòu)描述方法，對(duì)FPGA功耗模型和時(shí)序模型進(jìn)行了研究，實(shí)現(xiàn)了考慮FPGA功耗、布線資源利用率的布線算法。 在FPGA結(jié)構(gòu)描述方面，本文在分析現(xiàn)代商用FPGA層次化結(jié)構(gòu)及學(xué)術(shù)上對(duì)FPGA描述方法的基礎(chǔ)上，提出一種基于Tile的FPGA結(jié)構(gòu)描述。由于基本Tile的重復(fù)性，采用該方法可以簡(jiǎn)化FPGA結(jié)構(gòu)的描述，同時(shí)由于該方法是以硬件結(jié)構(gòu)為根據(jù)，為FPGA軟硬件提供了簡(jiǎn)單而靈活的接口，該方法在原型系統(tǒng)中測(cè)試證明是正確的。 在FPGA功耗模型方面，本文研究了ASIC中關(guān)于電路功耗計(jì)算的基本方法，并將其應(yīng)用到FPGA功耗分析中。在模型中的采用了混合的功耗模型，包括動(dòng)態(tài)功耗模型和靜態(tài)功耗模型。動(dòng)態(tài)功耗的計(jì)算采用基于節(jié)點(diǎn)狀態(tài)轉(zhuǎn)換率的開關(guān)級(jí)動(dòng)態(tài)功耗計(jì)算和邏輯塊宏模型，靜態(tài)功耗則采用基于公式計(jì)算的晶體管漏電功耗模型和邏輯塊基于仿真的LUT/MUX表達(dá)式計(jì)算模型。這些功耗模型將運(yùn)用到我們后面的功耗計(jì)算和基于功耗驅(qū)動(dòng)的布線算法中。 在FPGA布線算法研究和實(shí)現(xiàn)方面，本文在介紹基本的搜索算法之后，介紹了將FPGA硬件結(jié)構(gòu)轉(zhuǎn)變?yōu)镕PGA布線程序可識(shí)別的布線資源圖的方法，并將基本的搜索算法運(yùn)用的FPGA布線資源圖上，實(shí)現(xiàn)FPGA的基于布通率的布線算法。在此基礎(chǔ)上，借鑒了FPGA時(shí)序分析方法，將時(shí)序分析作為布線算法的一子模塊，對(duì)基于時(shí)序的布線算法進(jìn)行了研究；同時(shí)采用了FPGA功耗模型，在布線算法實(shí)現(xiàn)中考慮了動(dòng)態(tài)功耗的問題。最后在布線算法中實(shí)現(xiàn)兩種啟發(fā)式策略以提高可布線資源有效利用率。
上傳時(shí)間： 2013-04-24
上傳用戶：long14578
本文對(duì)嵌入硬核的FPGA布線通道寬度分布和改進(jìn)FPGA布局算法進(jìn)行了研究。文章在嵌入硬核的FPGA布線通道寬度分布研究中，引入了四種架構(gòu)，其布線通道寬度分布函數(shù)分別為均勻、脈沖、高斯和三角分布。通過修改VPR工具的源代碼，使平臺(tái)適用于具有嵌入硬核的FPGA架構(gòu)，利用MCNC基準(zhǔn)電路來測(cè)試這四種架構(gòu)的性能。實(shí)驗(yàn)結(jié)果表明：在以網(wǎng)線平均長(zhǎng)度作為指標(biāo)的測(cè)試中，通道寬度均勻分布的架構(gòu)具有更短的布線長(zhǎng)度、更優(yōu)的性能。
上傳時(shí)間： 2013-06-27
上傳用戶：xsnjzljj
本課題涉及先進(jìn)的FPGA技術(shù)引入到數(shù)控插補(bǔ)時(shí)某些算法的改進(jìn)，主要目的是更好的利用FPGA具有系統(tǒng)芯片化、高可靠性、開發(fā)設(shè)計(jì)周期短等特點(diǎn)，及具有系統(tǒng)內(nèi)可再編程的性能，來解決目前軟件插補(bǔ)速度慢而硬件插補(bǔ)設(shè)計(jì)復(fù)雜、調(diào)整和修...
上傳時(shí)間： 2013-04-24
上傳用戶：gjzeus
一種基于FPGA的Deflate壓縮算法研究與實(shí)現(xiàn)
上傳時(shí)間： 2013-07-04
上傳用戶：dapangxie
基于FPGA的FIR數(shù)字濾波器算法研究與設(shè)計(jì)實(shí)現(xiàn)
標(biāo)簽： FPGA FIR 數(shù)字濾波器 算法
上傳時(shí)間： 2013-06-30
上傳用戶：fengyujcyz
論文研究了基于Bayer格式的CCD原始圖像的顏色插值算法，并將設(shè)計(jì)的改進(jìn)算法應(yīng)用到以FPGA為核心的圖像采集前端。出于對(duì)成本和體積的考慮，一般的數(shù)字圖像采集系統(tǒng)采用單片CCD或CMOS圖像傳感器，然后在感光表面覆蓋一層顏色濾波陣列(CFA)，經(jīng)過CFA后每個(gè)像素點(diǎn)只能獲得物理三基色(紅、綠、藍(lán))其中一種分量，形成馬賽克圖像。為了獲得全彩色圖像，就要利用周圍像素點(diǎn)的值近似地計(jì)算出被濾掉的顏色分量，稱這個(gè)過程為顏色插值。由于當(dāng)前對(duì)圖像采集系統(tǒng)的實(shí)時(shí)性要求越來越高，業(yè)內(nèi)已經(jīng)開始廣泛采用FPGA來進(jìn)行圖像處理，充分發(fā)揮硬件并行運(yùn)算的速度優(yōu)勢(shì)，以求在處理速度和成像質(zhì)量?jī)煞矫婢_(dá)到滿意的效果。。主要的工作內(nèi)容如下: 本文首先介紹了彩色濾波陣列、圖像色彩恢復(fù)和插值算法的概念，然后分析和研究了當(dāng)下常用的顏色插值算法，如雙線性插值算法、加權(quán)系數(shù)法等等，指出了各個(gè)算法的特點(diǎn)和不足；接下來針對(duì)硬件系統(tǒng)并行運(yùn)算的特性和實(shí)時(shí)性處理的要求，結(jié)合其中兩種算法的思路設(shè)計(jì)了適用于硬件的改進(jìn)算法，該算法主要引入了方向標(biāo)志位的概念以及平滑的邊界仲裁法則來檢測(cè)邊界，借鑒利用梯度的三角函數(shù)關(guān)系來判斷邊界方向，通過簡(jiǎn)化且適用于硬件的方法計(jì)算加權(quán)系數(shù)，從而選擇合適的方向進(jìn)行插值。 在介紹了FPGA用于圖像處理的優(yōu)勢(shì)后，針對(duì)FPGA的特點(diǎn)采用模塊化結(jié)構(gòu)設(shè)計(jì)，詳細(xì)闡述了本文算法的軟件實(shí)現(xiàn)過程及所使用到的關(guān)鍵技術(shù)；文章設(shè)計(jì)了一個(gè)以FPGA為核心的前端圖像采集平臺(tái)，并將改進(jìn)插值算法應(yīng)用到整個(gè)系統(tǒng)當(dāng)中。詳細(xì)分析了采集前端的硬件需求，討論了核心芯片的選型和硬件平臺(tái)設(shè)計(jì)中的注意事項(xiàng)，完成了印制電路板的制作。 文章通過MATLAB仿真得到了量化的性能評(píng)估數(shù)據(jù)，并選取幾種算法在硬件平臺(tái)上運(yùn)行，得到了實(shí)驗(yàn)圖片。最后結(jié)合圖片的視覺效果和仿真數(shù)據(jù)對(duì)幾種不同算法的效果進(jìn)行了評(píng)估和比較，證明改進(jìn)的算法對(duì)圖像質(zhì)量有所增強(qiáng)，取得了良好的效果。
上傳時(shí)間： 2013-06-11
上傳用戶：it男一枚
CCSDS組織(空間數(shù)據(jù)系統(tǒng)咨詢委員會(huì))于2005年公布了新的圖像壓縮標(biāo)準(zhǔn)，該標(biāo)準(zhǔn)算法采用基于小波變換的比特平面編碼方法，支持無損有損壓縮編碼和精確碼率控制并具有較好的抗誤碼能力和非常高的圖像壓縮性能，能滿足實(shí)際應(yīng)用中的多種需求。同時(shí)該算法具有較低的算法復(fù)雜度，易于低功耗硬件實(shí)現(xiàn)，并且對(duì)航天圖像具有較高的適應(yīng)性，因此，在航天應(yīng)用方面具有廣闊的前景。 本論文主要針對(duì)CCSDS圖像壓縮算法的FPGA硬件實(shí)現(xiàn)，在有限的硬件資源下，提出高速高效的CCSDS圖像壓縮編碼器設(shè)計(jì)方案并在已有的FPGA硬件平臺(tái)上加以實(shí)現(xiàn)。本文首先對(duì)CCSDS圖像壓縮算法的編碼原理進(jìn)行詳細(xì)介紹；然后提出DWT、BPE和碼流組織這三大模塊的并行化硬件實(shí)現(xiàn)方案，并給出了進(jìn)行批量仿真測(cè)試的仿真平臺(tái)設(shè)計(jì)方案。最后在Xilinx VIRTEX-II FPGA平臺(tái)上經(jīng)過成功驗(yàn)證，測(cè)試結(jié)果表明系統(tǒng)各項(xiàng)技術(shù)指標(biāo)可滿足星載圖像壓縮的要求。
標(biāo)簽： CCSDS 算法 星載 圖像壓縮系統(tǒng)
上傳時(shí)間： 2013-06-13
上傳用戶：wanghui2438
·詳細(xì)說明：自己收集的各種SVM分類算法，可以實(shí)現(xiàn)音頻分類
上傳時(shí)間： 2013-07-14
上傳用戶：pscsmon
·詳細(xì)說明：一個(gè)簡(jiǎn)單的指紋識(shí)別算法- A simple fingerprint recognition algorith文件列表: 指紋識(shí)別的程序(v c++) .....................\edgedetect.cpp .....................\edgedetect.dep.txt ..............
標(biāo)簽： 指紋識(shí)別算法
上傳時(shí)間： 2013-05-20
上傳用戶：axe2010
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