差分跳頻(DFH)是集跳頻圖案、信息調(diào)制與解調(diào)于一體，是一個全面基于數(shù)字信號處理的全新概念的通信系統(tǒng)，其技術(shù)體制和原理與常規(guī)跳頻完全不同，較好地解決了數(shù)據(jù)速率和跟蹤干擾等問題，代表了當(dāng)前短波通信的一個重要發(fā)展方向。美國Sanders公司推出了名為CHESS的新型短波跳頻通信系統(tǒng)，并獲得了成功，但我國對該體制和技術(shù)的研究還處于初始階段，目前還不太成熟，離實際應(yīng)用還有一段距離。 本文主要基于FPGA芯片的基礎(chǔ)上對差分跳頻進(jìn)行了研究，用FPGA來實現(xiàn)數(shù)字信號處理可以很好地解決并行性和速度問題，而且其靈活的可配置特性，使得FPGA構(gòu)成的DSP系統(tǒng)非常易于修改、測試及硬件升級。而且設(shè)計中盡量采用軟件無線電體系結(jié)構(gòu)，減少模擬環(huán)節(jié)，把數(shù)字化處理盡量靠近天線，從而建立一個通用、標(biāo)準(zhǔn)、模塊化的硬件平臺，用軟件編程來實現(xiàn)差分跳頻的各種功能，從基于硬件的設(shè)計方法中解放出來。 本文首先介紹了課題背景及研究的意義，闡述了目前差分跳頻中頻率合成跟頻率識別的實現(xiàn)方案。在頻率合成中，著重對DDS的相位截斷誤差及幅度量化誤差進(jìn)行仿真，找出基于FPGA實現(xiàn)的最佳參數(shù)及改善方法。在頻率識別中，基于Xilinx公司提供FFT IP核，接收端中的位同步，頻率識別均在FFT的理論上進(jìn)行設(shè)計。最后根據(jù)設(shè)計方案制作基于FPGA的電路板。 設(shè)計中跳頻圖案、直接數(shù)字頻率合成器、頻率識別、位同步、跳頻圖案恢復(fù)、線性調(diào)頻z變換等模塊均采用Verilog和VHDL兩種通用硬件描述語言進(jìn)行設(shè)計，以便能夠在所有廠家的FPGA芯片中移植。
上傳時間： 2013-07-22
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在航空航天，遙感測量，安全防衛(wèi)以及家用影視娛樂等領(lǐng)域，要求能及時保存高清晰度的視頻信號供后期分析、處理、研究和欣賞。因此，研究一套處理速度快，性能可靠，使用方便，符合行業(yè)相關(guān)規(guī)范的高清視頻編解碼系統(tǒng)是十分必要的。 本文首先介紹了高清視頻的發(fā)展歷史。并就當(dāng)前相關(guān)領(lǐng)域的發(fā)展闡述了高清視頻編解碼系統(tǒng)的設(shè)計思路，提出了可行的系統(tǒng)設(shè)計方案。基于H.264的高清視頻編碼系統(tǒng)對處理器的要求非常高，一般的DSP和通用處理器難以達(dá)到性能要求。本系統(tǒng)選擇富士通公司最新的專用視頻編解碼芯片MB86H51，實時編解碼分辨率達(dá)到1080p的高清視頻。芯片具有壓縮率高，功耗低，體積小等優(yōu)點。系統(tǒng)的控制設(shè)備由三塊FPGA芯片和ARM控制器共同完成。FPGA芯片分別負(fù)責(zé)視頻輸入輸出，碼流輸入輸出和主編解碼芯片的控制。ARM作為上層人機(jī)交互的控制器，向系統(tǒng)使用者提供操作界面，并與主控FPGA相連。方案實現(xiàn)了高清視頻的輸入，實時編碼和碼流存儲輸出等功能于一體，能夠編碼1080p的高清視頻并存儲在硬盤中。系統(tǒng)開發(fā)的工作難點在于FPGA的程序設(shè)計與調(diào)試工作。其次，詳細(xì)介紹了FPGA在系統(tǒng)中的功能實現(xiàn)，使用的方法和程序設(shè)計。使用VHDL語言編程實現(xiàn)I2C總線接口和接口控制功能，利用stratix系列FPGA內(nèi)置的M4K快速存儲單元實現(xiàn)128K的命令存儲ROM，并對設(shè)計元件模塊化，方便今后的功能擴(kuò)展。編程實現(xiàn)了PIO模式的硬盤讀寫和SDRAM接口控制功能，實現(xiàn)高速的數(shù)據(jù)存儲功能。利用時序狀態(tài)機(jī)編程實現(xiàn)主芯片編解碼控制功能，完成編解碼命令的發(fā)送和狀態(tài)讀取，并對設(shè)計思路，調(diào)試結(jié)果和FPGA資源使用情況進(jìn)行分析。著重介紹設(shè)計中用到的最新芯片及其工作方式，分析設(shè)計過程中使用的最新技術(shù)和方法。有很強(qiáng)的實用價值。最后，論文對系統(tǒng)就不同的使用情況提出了可供改進(jìn)的方案，并對與高清視頻相關(guān)的關(guān)鍵技術(shù)作了分析和展望。
標(biāo)簽： 高清視頻 編解碼 系統(tǒng)控制 模塊設(shè)計
上傳時間： 2013-07-26
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信號發(fā)生器是控制系統(tǒng)的重要組成部分。研制出較高精度、可靠性、可調(diào)參數(shù)的數(shù)字量信號發(fā)生器，對于促進(jìn)我國航空、航天、國防以及工業(yè)自動化等領(lǐng)域的發(fā)展均有重要意義。本文以直接頻率合成和偽隨機(jī)碼的設(shè)計與實現(xiàn)為中心，對擴(kuò)頻通信的基本理論、信號源的結(jié)構(gòu)、載波調(diào)制等問題進(jìn)行了深入的分析和研究，并給出了模塊的硬件實現(xiàn)方案。 現(xiàn)場可編程門陣列(FPGA)設(shè)計靈活、速度快，在數(shù)字專用集成電路的設(shè)計中得到了廣泛的應(yīng)用。論文介紹了FPGA技術(shù)的發(fā)展和應(yīng)用，包括VHDL語言的基本語法結(jié)構(gòu)和FPGA器件的開發(fā)設(shè)計流程等等。詳細(xì)地分析了各類頻率合成器的基礎(chǔ)上提出采用直接數(shù)字式頻率合成原理(DDS)實現(xiàn)低相位噪聲、高分辨率、高精度和高穩(wěn)定度的信號源。研究了測距偽隨機(jī)碼的原理，確定選用移位序列作為系統(tǒng)的擴(kuò)頻碼序列，并選取了符合本系統(tǒng)使用的移位序列擴(kuò)頻碼。分別給出并分析了相應(yīng)的FPGA硬件實現(xiàn)電路。 對于載波調(diào)制這一關(guān)鍵技術(shù)，提出了采用二進(jìn)制相移鍵控相位選擇法并相應(yīng)作了硬件實現(xiàn)。最后給出具體設(shè)計實現(xiàn)了的信號發(fā)生器的輸出波形。經(jīng)實驗室測試，設(shè)計的信號發(fā)生器滿足要求，且結(jié)構(gòu)簡單、工作可靠、重量輕、體積小，具有良好的應(yīng)用前景。
上傳時間： 2013-04-24
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軟件無線電DDC(數(shù)字下變頻)系統(tǒng)作為前端ADC與后端通用DSP器件之間的橋梁，通過降低數(shù)據(jù)流的速率，把低速數(shù)據(jù)送給后端通用DSP器件進(jìn)行處理，其性能的優(yōu)劣將對整個軟件無線電系統(tǒng)的穩(wěn)定性產(chǎn)生直接影響。采用專用DDC芯片完成數(shù)字下變頻，雖然具有抽取比大、性能穩(wěn)定等優(yōu)點，但價格昂貴，靈活性不強(qiáng)，不能充分體現(xiàn)軟件無線電的優(yōu)勢。FPGA工藝發(fā)展迅速，處理能力大大增強(qiáng)，相對于ASIC、DSP來說具有吞吐量高、開發(fā)周期短、可實現(xiàn)在線重構(gòu)等諸多優(yōu)勢。正因為這些優(yōu)點，使得FPGA在軟件無線電的研究和開發(fā)中起著越來越重要的作用。 本次設(shè)計的目標(biāo)是在一塊FPGA芯片上實現(xiàn)單通道數(shù)字下變頻系統(tǒng)。現(xiàn)階段主要對軟件無線電數(shù)字下變頻器的FPGA實現(xiàn)方法進(jìn)行了研究分析，重點完成了其主要模塊的設(shè)計和仿真以及初步的系統(tǒng)級驗證。 論文首先對軟件無線電數(shù)字下變頻的國內(nèi)外現(xiàn)狀進(jìn)行了分析，然后對FPGA實現(xiàn)數(shù)字下變頻設(shè)計的優(yōu)勢作了闡述。在對軟件無線電理論基礎(chǔ)、數(shù)字信號處理的相關(guān)知識深入研究的基礎(chǔ)上重點研究軟件無線電數(shù)字下變頻技術(shù)。對數(shù)字下變頻的NCO、混頻、CIC、HB、FIR模塊的實現(xiàn)方法進(jìn)行深入研究，在：MATLAB中設(shè)定整體系統(tǒng)方案、完成模塊劃分和接口定義，并對部分模塊建立數(shù)學(xué)模型并仿真、對模塊的性能進(jìn)行優(yōu)化。從數(shù)字下變頻的系統(tǒng)層次上考慮了各模塊彼此問的性能制約，從而選擇合理配置、優(yōu)化系統(tǒng)結(jié)構(gòu)以獲得模塊間的性能均衡和系統(tǒng)性能的最優(yōu)化。最后通過使用編寫'Verilog程序和調(diào)用部分lP Core相結(jié)合的方法完成數(shù)字下變頻各個模塊的設(shè)計并完成仿真和調(diào)試。結(jié)果表明設(shè)計的思想和結(jié)構(gòu)是正確的，在下一步工作中主要完成系統(tǒng)的板級調(diào)試。
上傳時間： 2013-04-24
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《計算機(jī)組成原理》是計算機(jī)系的一門核心課程。但是它涉及的知識面非常廣，內(nèi)容包括中央處理器、指令系統(tǒng)、存儲系統(tǒng)、總線和輸入輸出系統(tǒng)等方面，學(xué)生在學(xué)習(xí)該課程時，普遍覺得內(nèi)容抽象難于理解。但借助于該計算機(jī)組成原理實驗系統(tǒng)，學(xué)生通過實驗環(huán)節(jié)，可以進(jìn)一步融會貫通學(xué)習(xí)內(nèi)容，掌握計算機(jī)各模塊的工作原理，相互關(guān)系的來龍去脈。 為了增強(qiáng)實驗系統(tǒng)的功能，提高系統(tǒng)的靈活性，降低實驗成本，我們采用FPGA芯片技術(shù)來徹底更新現(xiàn)有的計算器組成原理實驗平臺。該技術(shù)可根據(jù)用戶要求為芯片加載由VHDL語言所編寫出的不同的硬件邏輯，F(xiàn)PGA芯片具有重復(fù)編程能力，使得系統(tǒng)內(nèi)硬件的功能可以像軟件一樣被編程，這種稱為“軟”硬件的全新系統(tǒng)設(shè)計概念，使實驗系統(tǒng)具有極強(qiáng)的靈活性和適應(yīng)性。它不僅使該系統(tǒng)性能的改進(jìn)和擴(kuò)充變得十分簡易和方便，而且使學(xué)生自己設(shè)計不同的實驗變?yōu)榭赡堋Ｓ嬎銠C(jī)組成原理實驗的最終目的是讓學(xué)生能夠設(shè)計CPU，但首先，學(xué)生必須知道CPU的各個功能部件是如何工作，以及相互之間是如何配合構(gòu)成CPU的。因此，我們必須先設(shè)計出一個教學(xué)用的以FPGA芯片為核心的硬件平臺，然后在此基礎(chǔ)上開發(fā)出VHDL部件庫及主要邏輯功能，并設(shè)計出一套實驗。 本文重點研究了基于FPGA芯片的VHDL硬件系統(tǒng)，由于VHDL的高標(biāo)準(zhǔn)化和硬件描述能力，現(xiàn)代CPU的主要功能如計算，存儲，I/O操作等均可由VHDL來實現(xiàn)。同時設(shè)計實驗內(nèi)容，包括時序電路的組成及控制原理實驗、八位運(yùn)算器的組成及復(fù)合運(yùn)算實驗、存儲器實驗、數(shù)據(jù)通路實驗、浮點運(yùn)算器實驗、多流水線處理器實驗等，這些實驗形成一個相互關(guān)聯(lián)的系統(tǒng)。每個實驗先由教師講解原理及原理圖，學(xué)生根據(jù)教師提供的原理圖，自己用MAX+PLUSII完成電路輸入，學(xué)生實驗實際上是編寫VHDL，不需要寫得很復(fù)雜，只要能調(diào)用接口，然后將程序燒入平臺，這樣既不會讓學(xué)生花太多的時間在畫電路圖上，又能讓學(xué)生更好的理解每個部件的工作原理和工作過程。 論文首先研究分析了FPGA硬件實驗平臺，即實驗系統(tǒng)的硬件組成。系統(tǒng)采用FPGA-XC4010EPC84，62256CPLD以及其他外圍芯片(例如74LS244，74LS275)組成。根據(jù)不同的實驗要求，規(guī)劃不同實驗控制邏輯。用戶可選擇不同的實驗邏輯，通過把實驗邏輯下載到FPGA芯片中構(gòu)成自己的實驗平臺。 其次，論文詳細(xì)的闡述了VHDL模塊化設(shè)計，如何運(yùn)用VHDL技術(shù)來依次實現(xiàn)CPU的各個功能部件。VHDL語言作為一種國際標(biāo)準(zhǔn)化的硬件描述語言，自1987年獲得IEEE批準(zhǔn)以來，經(jīng)過了1993年和2001年兩次修改，至今已被眾多的國際知名電子設(shè)計自動化(EDA)工具研發(fā)商所采用，并隨同EDA設(shè)計工具一起廣泛地進(jìn)入了數(shù)字系統(tǒng)設(shè)計與研發(fā)領(lǐng)域，目前已成為電子業(yè)界普遍接受的一種硬件設(shè)計技術(shù)。再次，論文針對實驗平臺中遇到的較為棘手的多流水線等問題，也進(jìn)行了深入的闡述和剖析。學(xué)生需要什么樣的實驗條件，實驗內(nèi)容及步驟才能了解當(dāng)今CPU所采用的核心技術(shù)，才能掌握CPU的設(shè)計，運(yùn)行原理。另外，本論文的背景是需要學(xué)生熟悉基本的VHDL知識或技能，因為實驗是在編寫VHDL代碼的前提下完成的。 本文在基于實驗室的環(huán)境下，基本上較為完整的實現(xiàn)了一個基于FPGA的實驗平臺方案。在此基礎(chǔ)上，進(jìn)行了部分功能的測試和部分性能方面的分析。本論文的研究，為FPGA在實際系統(tǒng)中的應(yīng)用提供研究思路和參考方案。論文的研究結(jié)果將對FPGA與VHDL標(biāo)準(zhǔn)的進(jìn)一步發(fā)展具有重要的理論和現(xiàn)實意義。
上傳時間： 2013-04-24
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隨著技術(shù)的飛速發(fā)展，電力電子裝置如變頻設(shè)備、變流設(shè)備等容量日益擴(kuò)大，數(shù)量日益增多。由于非線性器件的廣泛使用，使得電網(wǎng)中的諧波污染日益嚴(yán)重，給電力系統(tǒng)和各類用電設(shè)備帶來危害，輕則增加能耗，縮短設(shè)備使用壽命，重則造成用電事故，影響安全生產(chǎn)，電力諧波已經(jīng)成為電力系統(tǒng)的公害。除了傳統(tǒng)的濾波方法，例如，無源濾波、改變系統(tǒng)的拓補(bǔ)結(jié)構(gòu)來抑制諧波外，人們已廣泛應(yīng)用有源濾波器(APF)來消除注入電網(wǎng)的諧波，而實現(xiàn)有源濾波策略的前提就是能夠?qū)崟r、精確地檢測出諧波電流。諧波檢測是諧波研究中的一個重要的分支，是解決其他相關(guān)諧波問題的基礎(chǔ)，因此進(jìn)行諧波檢測的研究具有重要的理論意義和實用價值。設(shè)計一種精度高、實時性好且適用范圍寬的諧波電流檢測方法是國內(nèi)外眾多學(xué)者致力研究的目標(biāo)。 本文主要從諧波檢測理論和實現(xiàn)方法上探討了高精度、高實時性諧波檢測數(shù)字系統(tǒng)的相關(guān)問題。論文中闡述了電力系統(tǒng)諧波的相關(guān)概念和產(chǎn)生原理，并分析了電力諧波的特點，對國內(nèi)外各種諧波檢測方法進(jìn)行了分析和研究。在檢測理論上，本文采用FFT理論來計算諧波含量，研究了Radix-2 FFT在諧波檢測中的應(yīng)用，綜述了可編程元器件的發(fā)展過程、工藝發(fā)展及目前的應(yīng)用情況，并介紹了一種主流硬件描述語言VHDL。最后以FPGA芯片XC2S200為硬件平臺，以ISE6.0為軟件平臺，利用VHDL語言描述的方式實現(xiàn)了512點16Bit的快速傅立葉變換系統(tǒng)，并進(jìn)行了仿真、綜合等工作。仿真結(jié)果表明其計算結(jié)果達(dá)到了一定的精度，運(yùn)行速度可以滿足一般實時信號處理的要求。
標(biāo)簽： FPGA 電力系統(tǒng) 檢測方法 諧波
上傳時間： 2013-06-02
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本文在深入分析紅外焦平面陣列熱成像系統(tǒng)工作原理的基礎(chǔ)上，根據(jù)紅外圖像處理系統(tǒng)的實際應(yīng)用，研究了相應(yīng)的圖像處理算法，為使其實時實現(xiàn)，本文對算法基于FPGA的高效硬件實現(xiàn)進(jìn)行了深入研究。首先對IRFRA器件的工作原理和讀出電路結(jié)構(gòu)進(jìn)行了分析，敘述了相應(yīng)的驅(qū)動電路設(shè)計原理和相關(guān)模擬電路的處理技術(shù)。然后，以本文設(shè)計的基于FPGA高速紅外圖像處理硬件系統(tǒng)為運(yùn)行平臺，針對紅外溫差成像圖像高背景、低對比度的特點和系統(tǒng)中主要存在的非均勻性圖案噪聲，研究了非均勻性校正和直方圖投影增強(qiáng)算法的實時實現(xiàn)技術(shù)。還將基于FPGA的紅外圖像處理的實現(xiàn)技術(shù)，拓展到一些空域、頻域及基于直方圖的圖像處理基本算法。其中以紅外增強(qiáng)算法作為重點，引入了一種易于FPGA實現(xiàn)、基于雙閾值調(diào)節(jié)、可有效改善系統(tǒng)成像質(zhì)量的增強(qiáng)算法。并在FPGA硬件平臺上成功地實現(xiàn)了該算法。最后，本系統(tǒng)還將處理后的圖像數(shù)據(jù)轉(zhuǎn)化成了全電視信號，實時地顯示在監(jiān)視器上。實驗結(jié)果表明，本文設(shè)計的系統(tǒng)，能夠很好地完成大容量數(shù)據(jù)流的實時處理，有效地改善了圖像質(zhì)量，顯著提高了圖像顯示效果。
上傳時間： 2013-07-02
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遙感圖像在人類生活和軍事領(lǐng)域的應(yīng)用日益廣泛，適合各種要求的遙感圖像編碼技術(shù)具有重要的現(xiàn)實意義?；谛〔ㄗ儞Q的內(nèi)嵌編碼技術(shù)已成為當(dāng)前靜止圖像編碼領(lǐng)域的主流，其中就包括基于分層樹集合分割排序(Set Partitioning inHierarchical Trees，SPIHT)的內(nèi)嵌編碼算法。這種算法具有碼流可隨機(jī)獲取以及良好的恢復(fù)圖像質(zhì)量等特性，因此成為實際應(yīng)用中首選算法。隨著對圖像編碼技術(shù)需求的不斷增長，尤其是在軍事應(yīng)用領(lǐng)域如衛(wèi)星偵察等方面，這種編碼算法亟待轉(zhuǎn)換為可應(yīng)用的硬件編碼器。 在靜止圖像編碼領(lǐng)域，高性能的圖像編碼器設(shè)計一直是相關(guān)研究人員不懈追求的目標(biāo)。本文針對靜止圖像編碼器的設(shè)計作了深入研究，并致力于高性能的圖像編碼算法實現(xiàn)結(jié)構(gòu)的研究，提出了具有創(chuàng)新性的降低計算量、存儲量，提高壓縮性能的算法實現(xiàn)結(jié)構(gòu)，并成功應(yīng)用于圖像編碼硬件系統(tǒng)中。這個方案還支持壓縮比在線可調(diào)，即在不改變硬件框架的條件下可按用戶要求實現(xiàn)16倍到2倍的壓縮，以適應(yīng)不同的應(yīng)用需求。本文所做的工作包括了兩個部分。 1．一種基于行的實時提升小波變換實現(xiàn)結(jié)構(gòu)：該結(jié)構(gòu)同時處理行變換和列變換，并且在圖像邊界采用對稱擴(kuò)展輸出邊界數(shù)據(jù)，使得圖像小波變換時間與傳統(tǒng)的小波變換相比提高了將近2.6倍，提高了硬件系統(tǒng)的實時性。該結(jié)構(gòu)還合理地利用和調(diào)度內(nèi)部緩沖器，不需要外部緩沖器，大大降低了硬件系統(tǒng)對存儲器的要求。 2．一種采用左遍歷的比特平面并行SPIHT編碼結(jié)構(gòu)：在該編碼結(jié)構(gòu)中，空間定位生成樹采用深度優(yōu)先遍歷方式，比特平面同時處理極大地提高了編碼速度。
上傳時間： 2013-06-17
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隨著微電子技術(shù)和計算機(jī)技術(shù)的迅猛發(fā)展，尤其是現(xiàn)場可編程器件的出現(xiàn)，為滿足實時處理系統(tǒng)的要求，誕生了一種新穎靈活的技術(shù)——可重構(gòu)技術(shù)。它采用實時電路重構(gòu)技術(shù)，在運(yùn)行時根據(jù)需要，動態(tài)改變系統(tǒng)的電路結(jié)構(gòu)，從而使系統(tǒng)既有硬件優(yōu)化所能達(dá)到的高速度和高效率，又能像軟件那樣靈活可變，易于升級，從而形成可重構(gòu)系統(tǒng)。可重構(gòu)系統(tǒng)的關(guān)鍵在于電路結(jié)構(gòu)可以動態(tài)改變，這就需要有合適的可編程邏輯器件作為系統(tǒng)的核心部件來實現(xiàn)這一功能。 論文利用可重構(gòu)技術(shù)和“FD-ARM7TDMLCSOC”實驗板的可編程資源實現(xiàn)了一個8位微程序控制的“實驗CPU”，將“實驗CPU”與實驗板上的ARMCPU構(gòu)成雙內(nèi)核CPU系統(tǒng)，并對雙內(nèi)核CPU系統(tǒng)的工作方式和體系結(jié)構(gòu)進(jìn)行了初步研究。 首先，文章研究了8位微程序控制CPU的開發(fā)實現(xiàn)。通過設(shè)計實驗CPU的系統(tǒng)邏輯圖，來確定該CPU的指令系統(tǒng)，并給出指令的執(zhí)行流程以及指令編碼?！皩嶒濩PU”采用的是微程序控制器的方式來進(jìn)行控制，因此進(jìn)行了微程序控制器的設(shè)計，即微指令編碼的設(shè)計和微程序編碼的設(shè)計。為利用可編程資源實現(xiàn)該“實驗CPU”，需對“實驗CPU”進(jìn)行VHDL描述。 其次，文章進(jìn)行了“實驗CPU”綜合下載與開發(fā)。文章中使用“Synplicity733”作為綜合工具和“Fastchip3.0”作為開發(fā)工具。將“實驗CPU”的VHDL描述進(jìn)行綜合以及下載，與實驗箱上的ARMCPU構(gòu)成雙內(nèi)核CPU，實現(xiàn)了基于可重構(gòu)技術(shù)的雙內(nèi)核CPU的系統(tǒng)。根據(jù)實驗板的具體環(huán)境，文章對雙內(nèi)核CPU系統(tǒng)存在的關(guān)鍵問題，如“實驗CPU”的內(nèi)存讀寫問題、微程序控制器的實現(xiàn)，以及“實驗CPU'’框架等進(jìn)行了改進(jìn)，并通過在開發(fā)工具中添加控制模塊和驅(qū)動程序來實現(xiàn)系統(tǒng)工作方式的控制。 最后，文章對雙核CPU系統(tǒng)進(jìn)行了功能分析。經(jīng)分析，該系統(tǒng)中兩個CPU內(nèi)核均可正常運(yùn)行指令、執(zhí)行任務(wù)。利用實驗板上的ARMCPU監(jiān)視用“實驗CPU”的工作情況，如模擬“實驗CPU”的內(nèi)存，實現(xiàn)機(jī)器碼運(yùn)行，通過串行口發(fā)送的指令來完成單步運(yùn)行、連續(xù)運(yùn)行、停止、“實驗CPU"指令文件傳送、“實驗CPU"內(nèi)存修改、內(nèi)存察看等工作，所有結(jié)果可顯示在超級終端上。該系統(tǒng)通過利用ARMCPU來監(jiān)控可重構(gòu)CPU，研究雙核CPU之間的通信，嘗試新的體系結(jié)構(gòu)。
上傳時間： 2013-04-24
上傳用戶：royzhangsz
現(xiàn)場可編程門陣列(FPGA)是一種現(xiàn)場可編程專用集成電路，它將門陣列的通用結(jié)構(gòu)與現(xiàn)場可編程的特性結(jié)合于一體，如今，F(xiàn)PGA系列器件已成為最受歡迎的器件之一。隨著FPGA器件的廣泛應(yīng)用，它在數(shù)字系統(tǒng)中的作用日益變得重要，它所要求的準(zhǔn)確性也變得更高。因此，對FPGA器件的故障測試和故障診斷方法進(jìn)行更全面的研究具有重要意義。隨著FPGA器件的迅速發(fā)展，F(xiàn)PGA的密度和復(fù)雜程度也越來越高，使大量的故障難以使用傳統(tǒng)方法進(jìn)行測試，所以人們把視線轉(zhuǎn)向了可測性設(shè)計(DFT)問題?？蓽y性設(shè)計的提出為解決測試問題開辟了新的有效途徑，而邊界掃描測試方法是其中一個重要的技術(shù)。 本文對FPGA的故障模型及其測試技術(shù)和邊界掃描測試的相關(guān)理論與方法進(jìn)行了詳細(xì)的探討，給出了利用布爾矩陣?yán)碚摻⒌倪吔鐠呙铚y試過程的數(shù)學(xué)描述和數(shù)學(xué)模型。論文中首先討論邊界掃描測試中的測試優(yōu)化問題，總結(jié)解決兩類優(yōu)化問題的現(xiàn)有算法，分別對它們的優(yōu)缺點進(jìn)行了對比，進(jìn)而提出對兩種現(xiàn)有算法的改進(jìn)思想，并且比較了改進(jìn)前后優(yōu)化算法的性能。另外，本文還對FPGA連線資源中基于邊界掃描測試技術(shù)的自適應(yīng)完備診斷算法進(jìn)行了深入研究。在研究過程中，本文基于自適應(yīng)完備診斷的思想對原有自適應(yīng)診斷算法的性能進(jìn)行了分析，并將獨(dú)立測試集和測試矩陣的概念引入原有自適應(yīng)診斷算法中，使改進(jìn)后的優(yōu)化算法能夠簡化原算法的實現(xiàn)過程，并實現(xiàn)完備診斷的目標(biāo)。最后利用測試仿真模型證明了優(yōu)化算法能夠更有效地實現(xiàn)完備診斷的目標(biāo)，在緊湊性指標(biāo)與測試復(fù)雜性方面比現(xiàn)在算法均有所改進(jìn)，實現(xiàn)了算法的優(yōu)化。
標(biāo)簽： FPGA 可測性設(shè)計 方法研究
上傳時間： 2013-06-30
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