本課題深入分析了GPS軟件接收機(jī)基于FFT并行捕獲算法并詳細(xì)闡述了其FPGA的實(shí)現(xiàn)。相比于其它的捕獲方案，該方案更好地滿足了信號(hào)處理實(shí)時(shí)性的要求。 論文的主體部分首先簡(jiǎn)單分析了擴(kuò)頻通信系統(tǒng)的基本原理，介紹了GPS系統(tǒng)的組成，詳細(xì)闡述了GPS信號(hào)的特點(diǎn)，并根據(jù)GPS信號(hào)的組成特點(diǎn)介紹了接收機(jī)的體系結(jié)構(gòu)。其次，通過對(duì)GPS接收機(jī)信號(hào)捕獲方案的深入研究，確定了捕獲速度快且實(shí)現(xiàn)復(fù)雜度不是很高的基于FFT的并行捕獲方案，并對(duì)該方案提出了幾點(diǎn)改進(jìn)的措施，根據(jù)前面的分析，提出了系統(tǒng)的實(shí)現(xiàn)方案，利用MATLAB對(duì)該系統(tǒng)進(jìn)行仿真，仿真的結(jié)果充分的驗(yàn)證了方案的可行性。接著，對(duì)于捕獲環(huán)節(jié)中的核心部分—FFT處理器，設(shè)計(jì)中沒有采用ALTERA提供的IP核，獨(dú)立設(shè)計(jì)實(shí)現(xiàn)了基于FPGA的FFT處理器，并通過對(duì)一組數(shù)據(jù)在MATLAB中運(yùn)算得到結(jié)果和FPGA輸出結(jié)果相對(duì)比，可以驗(yàn)證該FFT處理器的正確性。再次重點(diǎn)分析了GPS接收機(jī)并行捕獲部分的FPGA具體實(shí)現(xiàn)，通過捕獲的FPGA時(shí)序仿真波形，證明了該系統(tǒng)已經(jīng)能成功地捕獲到GPS信號(hào)。最后，對(duì)全文整個(gè)研究工作進(jìn)行總結(jié)，并指出以后繼續(xù)研究的方向。 本課題雖然是對(duì)于GPS接收機(jī)的研究，但其原理與GALILEO、北斗等導(dǎo)航系統(tǒng)的接收機(jī)相近，因此該課題的研究對(duì)我國(guó)衛(wèi)星導(dǎo)航事業(yè)的發(fā)展起到了積極的推動(dòng)作用。
上傳時(shí)間： 2013-05-29
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反激式開關(guān)電源模塊電路設(shè)計(jì)指引，開關(guān)電源電路模塊詳細(xì)分析講解。
標(biāo)簽： 反激式開關(guān) 電源設(shè)計(jì)
上傳時(shí)間： 2013-04-24
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可靠通信要求消息從信源到信宿盡量無誤傳輸，這就要求通信系統(tǒng)具有很好的糾錯(cuò)能力，如使用差錯(cuò)控制編碼。自仙農(nóng)定理提出以來，先后有許多糾錯(cuò)編碼被相繼提出，例如漢明碼，BCH碼和RS碼等，而C。Berrou等人于1993年提出的Turbo碼以其優(yōu)異的糾錯(cuò)性能成為通信界的一個(gè)里程碑。 然而，Turbo碼迭代譯碼復(fù)雜度大，導(dǎo)致其譯碼延時(shí)大，故而在工程中的應(yīng)用受到一定限制，而并行Turbo譯碼可以很好地解決上述問題。本論文的主要工作是通過硬件實(shí)現(xiàn)一種基于幀分裂和歸零處理的新型并行Turbo編譯碼算法。論文提出了一種基于多端口存儲(chǔ)器的并行子交織器解決方法，很好地解決了并行訪問存儲(chǔ)器沖突的問題。 本論文在現(xiàn)場(chǎng)可編程門陣列(FPGA)平臺(tái)上實(shí)現(xiàn)了一種基于幀分裂和籬笆圖歸零處理的并行Turbo編譯碼器。所實(shí)現(xiàn)的并行Turbo編譯碼器在時(shí)鐘頻率為33MHz，幀長(zhǎng)為1024比特，并行子譯碼器數(shù)和最大迭代次數(shù)均為4時(shí)，可支持8.2Mbps的編譯碼數(shù)掘吞吐量，而譯碼時(shí)延小于124us。本文還使用EP2C35FPGA芯片設(shè)計(jì)了系統(tǒng)開發(fā)板。該開發(fā)板可提供高速以太網(wǎng)MAC／PHY和PCI接口，很好地滿足了通信系統(tǒng)需求。系統(tǒng)測(cè)試結(jié)果表明，本文所實(shí)現(xiàn)的并行Turbo編譯碼器及其開發(fā)板運(yùn)行正確、有效且可靠。 本論文主要分為五章，第一章為緒論，介紹Turbo碼背景和硬件實(shí)現(xiàn)相關(guān)技術(shù)。第二章為基于幀分裂和歸零的并行Turbo編碼的設(shè)計(jì)與實(shí)現(xiàn)，分別介紹了編碼器和譯碼器的RTL設(shè)計(jì)，還提出了一種基于多端口存儲(chǔ)器的并行子交織器和解交織器設(shè)計(jì)。第三章討論了使用NIOS處理器的SOC架構(gòu)，使用SOC架構(gòu)處理系統(tǒng)和基于NIOSII處理器和uC／0S一2操作系統(tǒng)的架構(gòu)。第四章介紹了FPGA系統(tǒng)開發(fā)板設(shè)計(jì)與調(diào)試的一些工作。最后一章為本文總結(jié)及其展望。
上傳時(shí)間： 2013-04-24
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本課程講義用于PI大學(xué)視頻課程 —“初次設(shè)計(jì)反激式電源”。本課程將向您講解安全設(shè)計(jì)和測(cè)試 電源原型應(yīng)遵循的具體步驟，確保您的電源能夠正常工作。
標(biāo)簽： 反激式電源
上傳時(shí)間： 2013-06-20
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單端反激開關(guān)電源變壓器設(shè)計(jì):單端反激開關(guān)電源的變壓器實(shí)質(zhì)上是一個(gè)耦合電感，它要承擔(dān)著儲(chǔ)能、變壓、傳遞能量等工作。下面對(duì)工作于連續(xù)模式和斷續(xù)模式的單端反激變換器的變壓器設(shè)計(jì)進(jìn)行了總結(jié)。1、已知的
標(biāo)簽： 單端 反激開關(guān)電源 變壓器設(shè)計(jì)
上傳時(shí)間： 2013-04-24
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25w反激式多路輸出開關(guān)電源設(shè)計(jì)————畢業(yè)設(shè)計(jì)開題報(bào)告標(biāo)準(zhǔn)版
標(biāo)簽： 反激式開關(guān)電源 畢業(yè)設(shè)計(jì) 報(bào)告
上傳時(shí)間： 2013-07-04
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介紹了UC3843 的工作特點(diǎn),利用UC3843 設(shè)計(jì)了反激式開關(guān)穩(wěn)壓電源,分析了新型反饋電路的工作過程及優(yōu)點(diǎn),與傳統(tǒng)方法相比,此方法使電源的動(dòng)態(tài)響應(yīng)更快,調(diào)試更簡(jiǎn)單。最后提出了反饋電路詳細(xì)的設(shè)計(jì)方法
標(biāo)簽： 3843 UC 反激式開關(guān)電源 反饋電路
上傳時(shí)間： 2013-05-27
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在微機(jī)上模擬I2C總線的設(shè)計(jì)，用并行口的D0（PIN2）模擬SCL信號(hào)，用D1（PIN3）模擬SDA信號(hào)。
上傳時(shí)間： 2013-07-14
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·摘 要:本文介紹基于計(jì)算機(jī)并行端口的微型步進(jìn)電機(jī)控制系統(tǒng)。針對(duì)雙極型兩相步進(jìn)電機(jī)，設(shè)計(jì)了由集成音頻功率放大器TDA1521組成的步進(jìn)電機(jī)平衡橋式功率驅(qū)動(dòng)電路；由計(jì)算機(jī)并行端口的數(shù)據(jù)端口組成步進(jìn)電機(jī)的脈沖分配器，由軟件實(shí)現(xiàn)步進(jìn)電機(jī)的脈沖分配、電機(jī)的速度控制和斷電相位記憶功能，通過對(duì)數(shù)據(jù)端口的擴(kuò)展實(shí)現(xiàn)對(duì)6個(gè)步進(jìn)電機(jī)的控制。
標(biāo)簽： 并行口 步進(jìn)電機(jī) 控制系統(tǒng)
上傳時(shí)間： 2013-07-15
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·人件集：人性化的軟件開發(fā)(中文版 Larry L.Constantine 著)
標(biāo)簽： nbsp Constantine Larry 軟件開發(fā)
上傳時(shí)間： 2013-04-24
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