在兩臺計算機間用并行打印口通信的TURBO C程序
標簽： TURBO 計算機 并行 C程序
上傳時間： 2013-12-29
上傳用戶：cuiyashuo
實時操作系統VxWorks下的并口通信技術.pdf 文章描述了在實時探作系統VxWorks下利用并行打印機實現數據雙向打印的方法，并給出了示例程序。
標簽： VxWorks 實時操作系統 并口
上傳時間： 2016-07-25
上傳用戶：lx9076
編程測試并行平臺MPI層的帶寬和延遲： 單向通信時間簡單表示為：t＝Latency＋Message_Size/Bandwidth 利用該方程得到系統的帶寬和延遲
標簽： Message_Size Bandwidth Latency MPI
上傳時間： 2014-01-14
上傳用戶：jackgao
usb 接口芯片介紹PDIUSBD12 是一款性價比很高的USB 器件它通常用作微控制器系統中實現與微控制器進行通信的 高速通用并行接口它還支持本地的DMA 傳輸
標簽： PDIUSBD usb DMA USB
上傳時間： 2016-09-20
上傳用戶：llandlu
文章給出一種用三片TMS320C50構成,基于PC機的多DSP系統,該系統既能適應并行信號處理,又能適應流水信號處理。介紹了數據采集電路,DSP器件間的數據通信設計,以及DSP器件與PC機的接口電路,最后給出兩種具體應用實例。
標簽： DSP 320C TMS 320
上傳時間： 2016-11-20
上傳用戶：huannan88
PDIUSBD12 是一款性價比很高的 USB 器件 它通常用作微控制器系統中實現與微控制器進行通信的 速通用并行接口 它還支持本地的 DMA傳輸 這種實現USB接口的標準組件使得設計者可以在各種不同類型微控制器中選擇出最合適的微控制器 種靈活性減小了開發的時間 風險以及費用 通過使用已有的結構和減少固件上的投資 從而用最快捷
標簽： USB PDIUSBD DMA 微控制器
上傳時間： 2014-01-02
上傳用戶：黃華強
8.1 可編程并行接口芯片8255A 8.2 可編程定時器/計數器芯片8253/8254 8.3 串行通信及可編程串行接口芯片8251A 8.4 模/數（A/D）與數模（D/A）轉換技術 及其接口
標簽： 8255A 8251A 8253 8254
上傳時間： 2013-12-18
上傳用戶：氣溫達上千萬的
c8051f系列單片機的SPI 并行/串行通信源程序 Cygnal出的一種混合信號系統級單片機。片內含CIP－51的CPU內核，它的指令系統與MCS－51完全兼容。其中的C8051F020單片機含有64kB片內Flash程序存儲器，4352B的RAM、8個I／O端口共64根I／O口線、一個12位A／D轉換器和一個8位A／D轉換器以及一個雙12位D／A轉換器、2個比較器、5個16位通用定時器、5個捕捉／比較模塊的可編程計數／定時器陣列、看門狗定時器、VDD監視器和溫度傳感器等部分。C8051F020單片機支持雙時鐘，其工作電壓范圍為2．7～3．6V（端口I/O,RST和JTAG引腳的耐壓為5V）。與以前的51系列單片機相比，C8051F020增添了許多功能，同時其可靠性和速度也有了很大提高。
標簽： c8051f Cygnal SPI CIP
上傳時間： 2013-12-24
上傳用戶：Thuan
這個程序包包括對兩款常用的LCD的串行和并行2中驅動方式: HDG12864液晶仿真 HY12864液晶驅動 HY12864液晶閱讀器 LCD1602液晶顯示 LCD顯示PC-MCU串口通信 FYD12864并行8位.c FYD12864并行8位.c
標簽： 12864 LCD PC-MCU 1602
上傳時間： 2017-05-06
上傳用戶：lunshaomo
隨著信息時代的到來，用戶對數據保護和傳輸可靠性的要求也在不斷提高。由于信道衰落，信號經信道傳輸后，到達接收端不可避免地會受到干擾而出現信號失真。因此需要采用差錯控制技術來檢測和糾正由信道失真引起的信息傳輸錯誤。RS（Reed—Solomon）碼是差錯控制領域中一類重要的線性分組碼，由于它編解碼結構相對固定，性能強，不但可以糾正隨機差錯，而且對突發錯誤的糾錯能力也很強，被廣泛應用在數字通信、數據存儲系統中，以滿足對數據傳輸通道可靠性的要求。因此設計一款高性能的RS編解碼器不但具有很大的應用意義，而且具有相當大的經濟價值。 本文首先介紹了線形分組碼及其子碼循環碼、BCH碼的基礎理論知識，重點介紹了BCH碼的重要分支RS碼的常用編解碼算法。由于其算法在有限域上進行，接著介紹了有限域的有關理論。基于RS碼傳統的單倍結構，本文提出了一種八倍并行編碼及九倍并行解碼方案，并用Verilog HDL語言實現。其中編碼器基于傳統的線性反饋移位寄存器除法電路并進行八倍并行擴展，譯碼器關鍵方程求解模塊基于修正的歐幾里德算法設計了一種便于硬件實現的脈動關鍵方程求解結構，其他模塊均采用九倍并行實現。由于進行了超前運算、流水線及并行處理，使編解碼的數據吞吐量大為提高，同時延時更小。 本論文設計了C++仿真平臺，并與HDL代碼結果進行了對比驗證。Verilog HDL代碼經過modelsim仿真驗證，并在ALTERA STRATIX3 EP3SL15OF1152C2 FPGA上進行綜合驗證以及靜態時序分析，綜合軟件為QUATURSⅡ V8．0。驗證及測試表明，本設計在滿足編解碼基本功能的基礎上，能夠實現數據的高吞吐量和低延時傳輸，達到性能指標要求。本論文在基于FPGA的RS（255，223）編解碼器的高速并行實現方面的研究成果，具有通用性、可移植性，有一定的理論及經濟價值。
標簽： FPGA 255 223
上傳時間： 2013-04-24
上傳用戶：思琦琦
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