以諧波抑制，無功補(bǔ)償為主要功能的有源電力濾波器的基本理論已經(jīng)成熟，但是市場(chǎng)尚無成熟的諧波有源抑制產(chǎn)品，同時(shí)電網(wǎng)諧波問題日益突出，因此需要對(duì)有源電力濾波器進(jìn)行產(chǎn)業(yè)化應(yīng)用研究。并聯(lián)有源電力濾波器以其安裝、維護(hù)方便，成為商用化產(chǎn)品的主流。所以本文針對(duì)并聯(lián)有源電力濾波器，展開產(chǎn)業(yè)化應(yīng)用研究。 本文研究工作首先由如下工程問題引出：并聯(lián)有源電力濾波器在補(bǔ)償辦公樓電氣負(fù)載產(chǎn)生的諧波電流時(shí)，會(huì)出現(xiàn)諧波放大現(xiàn)象。辦公樓電氣負(fù)載主要是計(jì)算機(jī)、開關(guān)電源、不間斷電源、電壓型變頻器等，這些都是電壓型諧波源．本文以電容濾波型整流電路（電壓型諧波源）的分析作為切入點(diǎn)，基于“分段線性化”方法，對(duì)并聯(lián)有源電力濾波器補(bǔ)償電容濾波型整流負(fù)載進(jìn)行了穩(wěn)態(tài)分析，得到系統(tǒng)的電流和電壓波形，進(jìn)而獲得其頻譜特性。通過本文所述穩(wěn)態(tài)分析方法，可以從理論上理解并聯(lián)有源電力濾波器補(bǔ)償電容濾波型整流負(fù)載的工作過程，對(duì)有源電力濾波器的應(yīng)用研究具有重要的理論和實(shí)際意義。 本文在分析辦公樓負(fù)載電氣特性的基礎(chǔ)上，建立了有源電力濾波器補(bǔ)償容性負(fù)載的簡(jiǎn)化模型，依據(jù)該模型分析了負(fù)載中容性元件的電容值與諧波電流放大之間的關(guān)系；為了克服諧波放大現(xiàn)象，本文首先通過負(fù)載電流采樣環(huán)節(jié)后加裝濾波器的方式，將電流諧振頻率分量從采樣值中濾除，雖然達(dá)到了抑制諧波放大的目的，但是由于延時(shí)的引入，使得補(bǔ)償后網(wǎng)側(cè)電流畸變率（THD）急劇升高；然后根據(jù)這一思路，采用基于快速傅立葉變換（FFT）的有選擇諧波補(bǔ)償方法將電流諧振頻率分量從負(fù)載電流采樣值中濾除，使得系統(tǒng)在諧振頻率處變?yōu)殚_環(huán)控制，使系統(tǒng)穩(wěn)定。經(jīng)過對(duì)辦公樓負(fù)載的實(shí)際并網(wǎng)諧波補(bǔ)償實(shí)驗(yàn)證明基于FFT的有選擇諧波補(bǔ)償方法對(duì)于抑制諧波放大是有效的。本創(chuàng)新點(diǎn)的研究工作對(duì)于實(shí)際工程應(yīng)用具有參考價(jià)值。 為了滿足大容量的諧波抑制要求，本文提出了模塊化有源電力濾波器并聯(lián)補(bǔ)償方案，該方案的特點(diǎn)是模塊化結(jié)構(gòu)及N+1冗余并聯(lián)控制策略、主從總線結(jié)構(gòu)及主機(jī)產(chǎn)生、負(fù)載電流檢測(cè)方案以及并聯(lián)均流策略。主機(jī)產(chǎn)生及負(fù)載電流檢測(cè)是這一并聯(lián)方案的突出特點(diǎn)，體現(xiàn)了本文的創(chuàng)新性工作。本文還對(duì)多模塊并聯(lián)系統(tǒng)進(jìn)行了建模和穩(wěn)定性研究；依據(jù)模塊化并聯(lián)補(bǔ)償方案，在省科技計(jì)劃重點(diǎn)項(xiàng)目的支持下，對(duì)有源電力濾波器進(jìn)行產(chǎn)業(yè)化研究，從項(xiàng)目方案、設(shè)計(jì)、器件選型，樣機(jī)調(diào)試、滿功率運(yùn)行及性能檢測(cè)、樓宇負(fù)載與工業(yè)負(fù)載的實(shí)際并網(wǎng)實(shí)驗(yàn)，直至工業(yè)樣機(jī)定型，對(duì)有源電力濾波器的產(chǎn)業(yè)化應(yīng)用研究起了較大的推進(jìn)作用，支撐項(xiàng)目目前已經(jīng)有定型的工業(yè)化產(chǎn)品推出。 全文圍繞上述三個(gè)方面展開，章節(jié)分排如下：（1）第一章從實(shí)際應(yīng)用角度，總結(jié)闡述了有源電力濾波技術(shù)在諧波檢測(cè)、電流跟蹤控制、拓?fù)浣Y(jié)構(gòu)三個(gè)方面的研究進(jìn)展；（2）第二章對(duì)并聯(lián)有源電力濾波器補(bǔ)償電容濾波型整流負(fù)載進(jìn)行了穩(wěn)態(tài)分析；（3）第三章分析了有源電力濾波器補(bǔ)償容性負(fù)載時(shí)出現(xiàn)的諧波放大現(xiàn)象，并利用FFT方法使得系統(tǒng)在諧振頻率處變?yōu)殚_環(huán)控制，達(dá)到抑制諧波放大的目的；（4）第四章、第五章提出有源電力濾波器模塊化并聯(lián)方案，并詳細(xì)說明了模塊化并聯(lián)系統(tǒng)的設(shè)計(jì)和實(shí)驗(yàn)；（5）第六章對(duì)全文進(jìn)行了總結(jié)，并對(duì)今后的研究工作進(jìn)行了展望。
標(biāo)簽： 并聯(lián) 工程 關(guān)鍵技術(shù)
上傳時(shí)間： 2013-04-24
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現(xiàn)場(chǎng)可編程門陣列(FPGA)的發(fā)展已經(jīng)有二十多年，從最初的1200門發(fā)展到了目前數(shù)百萬門至上千萬門的單片F(xiàn)PGA芯片。現(xiàn)在，F(xiàn)PGA已廣泛地應(yīng)用于通信、消費(fèi)類電子和車用電子類等領(lǐng)域，但國內(nèi)市場(chǎng)基本上是國外品牌的天下。 在高密度FPGA中，芯片上時(shí)鐘分布質(zhì)量變的越來越重要，時(shí)鐘延遲和時(shí)鐘偏差已成為影響系統(tǒng)性能的重要因素。目前，為了消除FPGA芯片內(nèi)的時(shí)鐘延遲，減小時(shí)鐘偏差，主要有利用延時(shí)鎖相環(huán)(DLL)和鎖相環(huán)(PLL)兩種方法，而其各自又分為數(shù)字設(shè)計(jì)和模擬設(shè)計(jì)。雖然用模擬的方法實(shí)現(xiàn)的DLL所占用的芯片面積更小，輸出時(shí)鐘的精度更高，但從功耗、鎖定時(shí)間、設(shè)計(jì)難易程度以及可復(fù)用性等多方面考慮，我們更愿意采用數(shù)字的方法來實(shí)現(xiàn)。 本論文是以Xilinx公司Virtex-E系列FPGA為研究基礎(chǔ)，對(duì)全數(shù)字延時(shí)鎖相環(huán)(DLL)電路進(jìn)行分析研究和設(shè)計(jì)，在此基礎(chǔ)上設(shè)計(jì)出具有自主知識(shí)產(chǎn)權(quán)的模塊電路。 本文作者在一年多的時(shí)間里，從對(duì)電路整體功能分析、邏輯電路設(shè)計(jì)、晶體管級(jí)電路設(shè)計(jì)和仿真以及最后對(duì)設(shè)計(jì)好的電路仿真分析、電路的優(yōu)化等做了大量的工作，通過比較DLL與PLL、數(shù)字DLL與模擬DLL，深入的分析了全數(shù)字DLL模塊電路組成結(jié)構(gòu)和工作原理，設(shè)計(jì)出了符合指標(biāo)要求的全數(shù)字DLL模塊電路，為開發(fā)自我知識(shí)產(chǎn)權(quán)的FPGA奠定了堅(jiān)實(shí)的基礎(chǔ)。 本文先簡(jiǎn)要介紹FPGA及其時(shí)鐘管理技術(shù)的發(fā)展，然后深入分析對(duì)比了DLL和PLL兩種時(shí)鐘管理方法的優(yōu)劣。接著詳細(xì)論述了DLL模塊及各部分電路的工作原理和電路的設(shè)計(jì)考慮，給出了全數(shù)字DLL整體架構(gòu)設(shè)計(jì)。最后對(duì)DLL整體電路進(jìn)行整體仿真分析，驗(yàn)證電路功能，得出應(yīng)用參數(shù)。在設(shè)計(jì)中，用Verilog-XL對(duì)部分電路進(jìn)行數(shù)字仿真，Spectre對(duì)進(jìn)行部分電路的模擬仿真，而電路的整體仿真工具是HSIM。 本設(shè)計(jì)采用TSMC0.18μmCMOS工藝庫建模，設(shè)計(jì)出的DLL工作頻率范圍從25MHz到400MHz，工作電壓為1.8V，工作溫度為-55℃～125℃，最大抖動(dòng)時(shí)間為28ps，在輸入100MHz時(shí)鐘時(shí)的功耗為200MW，達(dá)到了國外同類產(chǎn)品的相應(yīng)指標(biāo)。最后完成了輸出電路設(shè)計(jì)，可以實(shí)現(xiàn)時(shí)鐘占空比調(diào)節(jié)，2倍頻，以及1.5、2、2.5、3、4、5、8、16時(shí)鐘分頻等時(shí)鐘頻率合成功能。
標(biāo)簽： FPGA 全數(shù)字 延時(shí)
上傳時(shí)間： 2013-06-10
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能精確計(jì)算C語言延時(shí)程序中延時(shí)時(shí)間的小工具
標(biāo)簽： 計(jì)算 C語言 延時(shí)程序 延時(shí)
上傳時(shí)間： 2013-07-29
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pb開發(fā)soket所需要的一個(gè)關(guān)鍵動(dòng)態(tài)庫，我找了很久的，現(xiàn)在份享一下-pb socket dll
上傳時(shí)間： 2013-04-24
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超寬帶沖激雷達(dá)是一種新體制雷達(dá)，其發(fā)射信號(hào)是無高頻載頻，寬度僅為納秒級(jí)的沖激脈沖。得益于這種特殊的發(fā)射信號(hào)，超寬帶沖激雷達(dá)具有優(yōu)異的探測(cè)性能和廣泛的應(yīng)用前景。自然地，對(duì)于發(fā)射機(jī)的研究，在超寬帶沖激雷達(dá)研究領(lǐng)域有著極其重要的地位。本文在超寬帶沖激雷達(dá)實(shí)驗(yàn)系統(tǒng)的基礎(chǔ)上，對(duì)其發(fā)射機(jī)進(jìn)行了深入研究，主要內(nèi)容如下： 1、介紹了超寬帶沖激雷達(dá)發(fā)射機(jī)，尤其是脈沖源的原理及設(shè)計(jì)。 2、分析了決定超寬帶沖激雷達(dá)探測(cè)距離的因素。在此基礎(chǔ)上尋求通過提高發(fā)射信號(hào)脈沖重復(fù)頻率來增大發(fā)射機(jī)的能量輸出；提出了一種提高脈沖重復(fù)頻率的方法。設(shè)計(jì)了基于現(xiàn)場(chǎng)可編程門陣列的延時(shí)控制電路，對(duì)提高脈沖重復(fù)頻率予以工程實(shí)現(xiàn)。 3、提出了超寬帶沖激雷達(dá)波束掃描的實(shí)現(xiàn)方法：通過精密控制各發(fā)射機(jī)脈沖源觸發(fā)時(shí)間，在各路發(fā)射信號(hào)之間產(chǎn)生一定的延時(shí)。設(shè)計(jì)了運(yùn)用現(xiàn)場(chǎng)可編程門陣列實(shí)現(xiàn)這種控制的精密延時(shí)電路。
標(biāo)簽： UWB 精密 延時(shí)電路 雷達(dá)發(fā)射機(jī)
上傳時(shí)間： 2013-08-05
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采用現(xiàn)場(chǎng)可編程門陣列(FPGA)可以快速實(shí)現(xiàn)數(shù)字電路，但是用于生成FPGA編程的比特流文件的CAD工具在編制大規(guī)模電路時(shí)常常需要數(shù)小時(shí)的時(shí)間，以至于許多設(shè)計(jì)者甚至通過在給定FPGA上采用更多的資源，或者以犧牲電路速度為代價(jià)來提高編制速度。電路編制過程中大部分時(shí)間花費(fèi)在布線階段，因此有效的布線算法能極大地減少布線時(shí)間。 許多布線算法已經(jīng)被開發(fā)并獲得應(yīng)用，其中布爾可滿足性(SAT)布線算法及幾何查找布線算法是當(dāng)前最為流行的兩種。然而它們各有缺點(diǎn)：基于SAT的布線算法在可擴(kuò)展性上有很大缺陷；幾何查找布線算法雖然具有廣泛的拆線重布線能力，但當(dāng)實(shí)際問題具有嚴(yán)格的布線約束條件時(shí)，它在布線方案的收斂方面存在很大困難。基于此，本文致力于探索一種能有效解決以上問題的新型算法，具體研究工作和結(jié)果可歸納如下。 1、在全面調(diào)查FPGA結(jié)構(gòu)的最新研究動(dòng)態(tài)的基礎(chǔ)上，確定了一種FPGA布線結(jié)構(gòu)模型，即一個(gè)基于SRAM的對(duì)稱陣列(島狀)FPGA結(jié)構(gòu)作為研究對(duì)象，該模型僅需3個(gè)適合的參數(shù)即能表示布線結(jié)構(gòu)。為使所有布線算法可在相同平臺(tái)上運(yùn)行，選擇了美國北卡羅來納州微電子中心的20個(gè)大規(guī)模電路作為基準(zhǔn)，并在布線前采用VPR399對(duì)每個(gè)電路都生成30個(gè)布局，從而使所有的布線算法都能夠直接在這些預(yù)制電路上運(yùn)行。 2、詳細(xì)研究了四種幾何查找布線算法，即一種基本迷宮布線算法Lee，一種基于協(xié)商的性能驅(qū)動(dòng)的布線算法PathFinder，一種快速的時(shí)延驅(qū)動(dòng)的布線算法VPR430和一種協(xié)商A
上傳時(shí)間： 2013-05-18
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·詳細(xì)說明：wince平臺(tái)上的語音識(shí)別程序，基于evc++ 4.0。文件列表: pocketsphinx-0.3 ................\aclocal.m4 ................\autogen.sh ................\ChangeLog ................\config.gu
上傳時(shí)間： 2013-07-06
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WinAVR中自帶的延時(shí)函數(shù)說明 WinAVR中自帶的延時(shí)函數(shù)說明
標(biāo)簽： WinAVR 延時(shí)函數(shù)
上傳時(shí)間： 2013-06-14
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用于FPGA的N+0.5分頻代碼，可以用來進(jìn)行非整數(shù)分頻！
上傳時(shí)間： 2013-08-06
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FPGA可促進(jìn)嵌入式系統(tǒng)設(shè)計(jì)改善即時(shí)應(yīng)用性能，臺(tái)灣人寫的，關(guān)于FPGA應(yīng)用的技術(shù)文章
標(biāo)簽： FPGA 嵌入式 系統(tǒng) 性能
上傳時(shí)間： 2013-08-20
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