GSM是全球使用最為廣泛的一種無線通信標準，不僅在民用領域，也在鐵路GSM-R等專用領域發揮著極為重要的作用。由于無線信道具有瑞利衰落和延時效應，在通信系統的收發兩端也存在不完全匹配等未知因素，因此接收的信號疊加有各種誤差因素的影響。GSM接收機的實現離不開系統的同步，為了得到更好的同步質量，就必須對GSM基帶同步技術進行研究，選擇一種最合適的同步算法。GSM的同步既有時間同步，也有頻率同步。 @@ 軟件無線電是當前通信領域引入注目的熱點之一。長期以來，GSM的接收和解調都是由專用的ASIC芯片來完成的，通過軟件來實現GSM接收機的基帶算法，體現了軟件無線電技術的思想，選擇用它們來實現的GSM接收機具有靈活、可靠、擴展性好的優點。 @@ 論文主要討論GSM接收機同步算法與基于FPGA和DSP的GSM接收機設計， @@ 主要內容包括： @@ 通過相關理論知識的學習，設計驗證了GSM基帶同步算法。對FB時間同步，討論了包絡檢測和FFT變換兩種不同的方法；對SB時間同步，介紹實相關和復相關兩種方法；對頻率同步，給出了一種對FB運用相關運算來精確估計頻率誤差的算法。 @@ 設計了使用GSM射頻收發芯片RDA6210并通過實驗室的ALTERA EP3C25FPGA開發板進行控制的GSM射頻端的解決方案，論文對RDA6210的性能和控制方式進行了詳細的介紹，設計了芯片的控制模塊，得到了下變頻后的GSM基帶信號。 @@ 設計了基于RF前端+FPGA的GSM接收機方案。利用ALTERA EP2S180開發平臺來完成基帶數據的處理。針對ALTERA EP2S180開發平臺模數轉換器AD9433的特點使用THS4501設計了單獨的差分運算放大器模塊；設計了平臺的數據存儲方案并將該平臺得到的基帶采樣數據用于同步算法的仿真。 @@ 設計了基于RF前端+DSP的GSM接收機方案。利用模數轉換器AD9243、FPGA芯片和TMS320C6416TDSP芯片來完成基帶數據的處理。設計了McBSP+EDMA傳輸的數據存儲方案。 @@ 給出了接收機硬件測試的結果，從多方面驗證了所設計硬件平臺的可靠性。 @@關鍵詞：GSM接收機；同步；RF； FPGA；DSP；
上傳時間： 2013-07-01
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卷積碼是廣泛應用于衛星通信、無線通信等多種通信系統的信道編碼方式。Viterbi算法是卷積碼的最大似然譯碼算法，該算法譯碼性能好、速度快，并且硬件實現結構比較簡單，是最佳的卷積碼譯碼算法。隨著可編程邏輯技術的不斷發展，使用FPGA實現Viterbi譯碼器的設計方法逐漸成為主流。不同通信系統所選用的卷積碼不同，因此設計可重配置的Viterbi譯碼器，使其能夠滿足多種通信系統的應用需求，具有很重要的現實意義。 本文設計了基于FPGA的高速Viterbi譯碼器。在對Viterbi譯碼算法深入研究的基礎上，重點研究了Viterbi譯碼器核心組成模塊的電路實現算法。本設計中分支度量計算模塊采用只計算可能的分支度量值的方法，節省了資源；加比選模塊使用全并行結構保證處理速度；幸存路徑管理模塊使用3指針偶算法的流水線結構，大大提高了譯碼速度。在Xilinx ISE8.2i環境下，用VHDL硬件描述語言編寫程序，實現(2，1，7)卷積碼的Viterbi譯碼器。在(2，1，7)卷積碼譯碼器基礎上，擴展了Viterbi譯碼器的通用性，使其能夠對不同的卷積碼譯碼。譯碼器根據不同的工作模式，可以對(2，1，7)、(2，1，9)、(3，1，7)和(3，1，9)四種廣泛運用的卷積碼譯碼，并且可以修改譯碼深度等改變譯碼器性能的參數。 本文用Simulink搭建編譯碼系統的通信鏈路，生成測試Viterbi譯碼器所需的軟判決輸入。使用ModelSim SE6.0對各種模式的譯碼器進行全面仿真驗證，Xilinx ISE8.2i時序分析報告表明譯碼器布局布線后最高譯碼速度可達200MHz。在FPGA和DSP組成的硬件平臺上進一步測試譯碼器，譯碼器運行穩定可靠。最后，使用Simulink產生的數據對本文設計的Viterbi譯碼器的譯碼性能進行了分析，仿真結果表明，在同等條件下，本文設計的Viterbi譯碼器與Simulink中的Viterbi譯碼器模塊的譯碼性能相當。
上傳時間： 2013-06-24
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現場可編程門陣列(FPGA)的發展已經有二十多年，從最初的1200門發展到了目前數百萬門至上千萬門的單片FPGA芯片?，F在，FPGA已廣泛地應用于通信、消費類電子和車用電子類等領域，但國內市場基本上是國外品牌的天下。 在高密度FPGA中，芯片上時鐘分布質量變的越來越重要，時鐘延遲和時鐘偏差已成為影響系統性能的重要因素。目前，為了消除FPGA芯片內的時鐘延遲，減小時鐘偏差，主要有利用延時鎖相環(DLL)和鎖相環(PLL)兩種方法，而其各自又分為數字設計和模擬設計。雖然用模擬的方法實現的DLL所占用的芯片面積更小，輸出時鐘的精度更高，但從功耗、鎖定時間、設計難易程度以及可復用性等多方面考慮，我們更愿意采用數字的方法來實現。 本論文是以Xilinx公司Virtex-E系列FPGA為研究基礎，對全數字延時鎖相環(DLL)電路進行分析研究和設計，在此基礎上設計出具有自主知識產權的模塊電路。 本文作者在一年多的時間里，從對電路整體功能分析、邏輯電路設計、晶體管級電路設計和仿真以及最后對設計好的電路仿真分析、電路的優化等做了大量的工作，通過比較DLL與PLL、數字DLL與模擬DLL，深入的分析了全數字DLL模塊電路組成結構和工作原理，設計出了符合指標要求的全數字DLL模塊電路，為開發自我知識產權的FPGA奠定了堅實的基礎。 本文先簡要介紹FPGA及其時鐘管理技術的發展，然后深入分析對比了DLL和PLL兩種時鐘管理方法的優劣。接著詳細論述了DLL模塊及各部分電路的工作原理和電路的設計考慮，給出了全數字DLL整體架構設計。最后對DLL整體電路進行整體仿真分析，驗證電路功能，得出應用參數。在設計中，用Verilog-XL對部分電路進行數字仿真，Spectre對進行部分電路的模擬仿真，而電路的整體仿真工具是HSIM。 本設計采用TSMC0.18μmCMOS工藝庫建模，設計出的DLL工作頻率范圍從25MHz到400MHz，工作電壓為1.8V，工作溫度為-55℃～125℃，最大抖動時間為28ps，在輸入100MHz時鐘時的功耗為200MW，達到了國外同類產品的相應指標。最后完成了輸出電路設計，可以實現時鐘占空比調節，2倍頻，以及1.5、2、2.5、3、4、5、8、16時鐘分頻等時鐘頻率合成功能。
上傳時間： 2013-06-10
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ICD2仿真燒寫器--USB驅動程序。。
上傳時間： 2013-07-29
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MPEG-2是MPEG組織在1994年為了高級工業標準的圖象質量以及更高的傳輸率所提出的視頻編碼標準，其優秀性使之成為過去十年應用最為廣泛的標準，也是未來十年影響力最為廣泛的標準之一。 本文以MPEG-2視頻標準為研究內容，建立系統級設計方案，設計FPGA原型芯片，并在FPGA系統中驗證視頻解碼芯片的功能。最后在0.18微米工藝下實現ASIC的前端設計。完成的主要工作包括以下幾個方面： 1.完成解碼系統的體系結構的設計，采用了自頂而下的設計方法，實現系統的功能單元的劃分；根據其視頻解碼的特點，確定解碼器的控制方式；把視頻數據分文幀內數據和幀間數據，實現兩種數據的并行解碼。 2.實現了具體模塊的設計：根據本文研究的要求，在比特流格式器模塊設計中提出了特有的解碼方式；在可變長模塊中的變長數據解碼采用組合邏輯外加查找表的方式實現，大大減少了變長數據解碼的時間；IQ、IDCT模塊采用流水的設計方法，減少數據計算的時間：運動補償模塊，針對模塊數據運算量大和訪問幀存儲器頻繁的特點，采用四個插值單元同時處理，增加像素緩沖器，充分利用并行性結構等方法來加快運動補償速度。 3.根據視頻解碼的參考軟件，通過解碼系統的仿真結果和軟件結果的比較來驗證模塊的功能正確性。最后用FPGA開發板實現了解碼系統的原型芯片驗證，取得了良好的解碼效果。 整個設計采用Verilog HDL語言描述，通過了現場可編程門陣列(FPGA)的原型驗證，并采用SIMC0.18μm工藝單元庫完成了該電路的邏輯綜合。經過實際視頻碼流測試，本文設計可以達到MPEG-2視頻主類主級的實時解碼的技術要求。
上傳時間： 2013-07-27
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MP3音樂是目前最為流行的音樂格式，因其音質、復雜度與壓縮比的完美折中，占據著廣闊的市場，不僅在互聯網上廣為流傳，而且在便攜式設備領域深受人們喜愛。本文以MPEG-1的MP3音頻解碼器為研究對象，在實時性、面積等約束條件下，研究MP3解碼電路的設計方法，實現FPGA原型芯片，研究MP3原型芯片的驗證方法。 論文的主要貢獻如下： (1)使用算法融合方法合并MP3解碼過程的相關步驟，以減少緩沖區存儲單元的容量和訪存次數。如把重排序步驟融合到反量化模塊，可以減少一半的讀寫RAM操作；把IMDCT模塊內部的三個算法步驟融合在一起進行設計，可以省去存儲中間計算結果的緩存區單元。 (2)反量化、立體聲處理等模塊中，采用流水線設計技術，設置寄存器把較長的組合邏輯路徑隔開，提高了電路的性能和可靠性；使用連續訪問公共緩存技術，合理規劃各計算子模塊的工作時序，將數據計算的時間隱藏在訪存過程中；充分利用頻率線的零值區特性，有效地減少數據計算量，加快了數據處理的速度。 (3)設計了MP3硬件解碼器的FPGA原型芯片。采用Verilog HDL硬件描述語言設計RTL級電路，完成功能仿真，以Altera公司Stratix II系列的EP2S180 FPGA開發板為平臺，實現MP3解碼器的FPGA原型芯片。MP3硬件解碼器在Stratix II EP2S180器件內的資源利用率約為5％，其中組合邏輯查找表ALUT為7189個，寄存器共有4024個，系統頻率可達69.6MHz，充分滿足了MP3解碼過程的實時性要求。實驗結果表明，MP3音頻解碼FPGA原型芯片可正常播放聲音，解碼音質良好。
上傳時間： 2013-07-01
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安川變頻器的大功率逆變電路很有特色，它沒有采用負電源，值得大家學習。
上傳時間： 2013-07-28
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數字高清電視是當前世界上最先進的圖像壓縮編碼技術和數字傳輸技術的結合，是高技術競爭的焦點之一。其中，信道處理系統及其相關芯片更是集中了數字信號處理、前向糾錯編解碼等數字電視傳輸的核心技術，成為設計和開發整個數字電視系統的關鍵技術之一。本文以衛星數字電視的信道處理系統為對象，結合國際通行的DVB-S/S2標準，研究了該系統在發射端的設計與實現所涉及到的一系列內容。 本文介紹了數字電視的發展概況和主要標準，特別是對我國衛星電視的發展進行了詳細的介紹。然后，本文DVB-S/S2信道處理系統的基本原理進行了介紹和分析，主要包括RS碼、卷積碼、BCH碼、LDPC碼等的差錯編碼的基本原理，以及基帶信號處理的基本原理。在此基礎上對兩種系統的傳輸性能和DVB-S2的后向兼容系統分別進行了基于Matlab的仿真。最后闡述了基于FPGA的DVB-S調制器的信道編碼和調制實現，按功能對DVB-S/S2信道編碼過程進行模塊分解，并針對每個模塊進行工作原理分析、算法分析、HDL描述、時序仿真及FPGA實現。DVB-S/S2調制器的核心是信道編碼和調制部分，利用FPGA在數字信號處理方面的優勢，本文重點對其中的幾個關鍵模塊，包括RS編碼、卷積交織器、卷積編碼、BCH編碼、LDPC編碼等的實現算法進行了比較詳細的分析，并通過HDL描述和時序仿真來驗證算法正確性。
上傳時間： 2013-07-10
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高速、高精度已經成為伺服驅動系統的發展趨勢，而位置檢測環節是決定伺服系統高速、高精度性能的關鍵環節之一。光電編碼器作為伺服驅動系統中常用的檢測裝置，根據結構和原理的不同分為增量式和絕對式。本文從原理上對增量式光電編碼器和絕對式光電編碼器做了深入的分析，通過對比它們的特性，得出了絕對式光電編碼器更適合高速、高精度伺服驅動系統的結論。 絕對式光電編碼器精度高、位數多的特點決定其通信方式只能采取串行傳輸方式，且由相應的通信協議控制信息的傳輸。本文首先針對編碼器主要生產廠商日本多摩川公司的絕對式光電編碼器，深入研究了通信協議相關的硬件電路、數據幀格式、時序等。隨后介紹了新興的電子器件FPGA及其開發語言硬件描述語言Verilog HDL，并對基于FPGA的絕對式編碼器通信接口電路做了可行性的分析。在此基礎上，采用自頂向下的設計方法，將整個接口電路劃分成發送模塊、接收模塊、序列控制模塊等多個模塊，各個模塊采用Verilog語言進行描述設計編碼器接口電路。最終的設計在相關硬件電路上實現。最后，通過在TMS320F2812伺服控制平臺上編寫的硬件驅動程序驗證了整個設計的各項功能，達到了設計的要求。
上傳時間： 2013-07-11
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自香農先生于1948年開創信息論以來，經過將近60年的發展，信道編碼技術已經成為通信領域的一個重要分支，各種編碼技術層出不窮。目前廣泛研究的低密度奇偶校驗(LDCP)碼是由R.G.Gallager先生提出的一種具有逼近香農限性能的優秀糾錯碼，并已在數字電視、無線通信、磁盤存儲等領域得到大量應用。 目前數字電視已經成為最熱門的話題之一，用手機看北京奧運，已經成為每一個中國人的夢想。最近兩年我國頒布了兩部與數字電視有關的通信標準，分別是數字電視地面傳輸標準(DMB-TH)和移動多媒體(CMMB)即俗稱的手機電視標準。數字電視正與每個人走得越來越近，我國預期在2015年全面實現數字電視并停止模擬電視的播出。作為數字電視標準的核心技術之一的前向糾錯碼技術已經成為眾多科研單位的研究熱點，相應的編解碼芯片更成為重中之重。在DMB-TH標準中用到了LDPC碼和BCH碼的級聯編碼方式，在CMMB標準中用到了LDPC碼和RS碼的級聯編碼方式，在DVB-S2標準中用到了LDPC碼和BCH碼的級聯編碼方式。 本論文以目前最重要的三個與數字電視相關的標準：數字電視地面傳輸標準(DMB-TH)、手機電視標準(CMMB)以及數字衛星電視廣播標準(DVB-S2)為切入點，深入研究它們的編碼方式，設計了這三個標準中的LDPC碼編碼器，并在FPGA上實現了前兩個標準的編碼芯片，實現了DMB-TH標準中0.4、0.6以及0.8三種碼率的復用。在研究CMMB標準中編碼器設計時，提出一種改進的LU分解算法，該分解方式適合任意的H矩陣，具有一定的廣泛性。測試結果表明，芯片邏輯功能完全正確，速度和資源消耗均達到了標準的要求，具有一定的商用價值。
上傳時間： 2013-07-07
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