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建模工具

  • 11201頻率計算器含有多種頻率計算工具,有LC諧振頻率計算軟件,RC諧振頻率計算工具,并含有多種軟件

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    標簽: 11201 計算工具 軟件 頻率計算器

    上傳時間: 2013-07-26

    上傳用戶:mj16166

  • 阻抗計算工具

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    標簽: 阻抗 計算工具

    上傳時間: 2013-07-30

    上傳用戶:ziyu_job1234

  • u盤芯片識別工具,免費下載

    u盤 芯片 識別 工具 , 免費 下載

    標簽: 芯片識別 免費下載

    上傳時間: 2013-07-14

    上傳用戶:gaorxchina

  • SK6281量產工具20080409版SK6281_PDT_20080409

    SK6281量產工具20080409版SK6281_PDT_20080409

    標簽: 20080409 6281 SK PDT

    上傳時間: 2013-07-26

    上傳用戶:szchen2006

  • 成功量產金士頓4G工具SK6281PDT20080123[1]

    成功量產金士頓4G工具SK6281PDT20080123[1]

    標簽: 20080123 6281 PDT SK

    上傳時間: 2013-04-24

    上傳用戶:唐僧他不信佛

  • 漢字ASCII碼-Unicode碼轉化器(轉換工具)

    漢字ASCII碼-Unicode碼轉化器(轉換工具)

    標簽: Unicode ASCII 漢字 轉化器

    上傳時間: 2013-07-16

    上傳用戶:hustfanenze

  • sscom33串口通訊工具

    這個是串口通訊工具,無論windows編程,還是嵌入式的上位機和下位機通訊,調試時使用它都很方便-This is a serial communications tools

    標簽: sscom 33 串口通訊

    上傳時間: 2013-04-24

    上傳用戶:eddy77

  • 基于IEEE80211a的OFDM基帶傳輸系統的研究及其部分模塊的FPGA實現

    IEEE802旗下的無線網絡協議引領了無線網絡領域的新革命,其不斷提升的速度優勢滿足了人們對于高速無線接入的迫切要求,在這其中,OFDM技術所起的作用不可小覷。隨著FPGA、信號處理和通信技術的發展,OFDM的應用得到了長足的進步。在此情況下,以OFDM技術為核心實現數據傳輸的原型機系統顯得應情應景而且必要。 本課題在深入理解OFDM技術的同時,結合相應的EDA工具對系統進行建模并基于IEEE802.11a物理層標準給出了一種OFDM基帶傳輸的系統實現方案。整個設計采用目前主流的自頂向下的設計方法,由總體設計至詳細設計逐步細化。 在系統功能模塊的FPGA實現過程中,針對XilinxVirtex-Ⅱ芯片對各個模塊進行了詳細設計,通過采用雙端口RAM、流水、乒乓結構等處理實現高速的同步的信道編碼的功能模塊;通過比較符號定時的不同算法,給出了基于MultiplierlessCorrelator的實現結構并給出了仿真波形圖,驗證了采用該算法后符號定時模塊的資源耗費大大降低而功能卻依然和基于乘法器的符號定時模塊相當;通過對Viterbi算法進行簡化,給出了(2,1,6)卷積碼的4比特軟判決Viterbi解碼器的設計和實現。最后根據系統所選芯片XC2V3000給出了具有較高配置靈活性的基于SystemACE配置方案的FPGA的硬件原理圖設計和PCB設計。 本文首先以無線局域網和IEEE802無線網絡家族引出OFDM技術發展、研究價值及OFDM的優缺點,接下來從OFDM原理入手,簡要說明了OFDM的基本要素以及目前的研究熱點,之后在介紹完IEEE802.11a物理層標準的同時給出了本原型機系統的總體設計方案,并從硬件語言設計和FPGA硬件原理設計兩方面給出了該系統的詳細設計。 隨著OFDM技術的普及以及未來通信技術對OFDM的青睞,相信本論文的工作對OFDM基帶傳輸系統的原型設計和實現具有一定的參考價值。

    標簽: 80211a 80211 IEEE FPGA

    上傳時間: 2013-07-13

    上傳用戶:遠遠ssad

  • CPLD_FPGA的數字通信系統建模與設計

    《CPLD_FPGA的數字通信系統建模與設計》,運用VHDL語言詳細介紹了數字通信系統的建模與設計,如HDB3碼的編寫

    標簽: CPLD_FPGA 數字通信 系統建模

    上傳時間: 2013-06-11

    上傳用戶:hwl453472107

  • 參數化Viterbi譯碼器的FPGA實現

    本文以某型號接收機的應用為背景,主要論述了如何實現基于FPGA的參數化的Viterbi譯碼器的知識產權(IP)核。文中詳細論述了譯碼器的內部結構、VerilogHDL(硬件描述語言)實現、仿真測試等。這些可變的參數包括:碼型、ACS(加比選)單元的數目、軟判決比特數、回溯深度等。用戶可以根據自己的需要設置不同的參數由開發工具生成不同的譯碼器用于不同的系統。  本文的創新之處在于,針對FPGA的內部結構提出了一種新的累加度量RAM的組織形式,大大節省了嵌入式RAM塊;提出了一種新的累加度量值的歸一化辦法;此外還給出了用Matlab建模得到軟判決信息輔助仿真工具進行電路仿真的方法,大大提高了仿真的速度。  所設計的(2,1,7)連續型5比特軟判決譯碼器已經應用于某型號接收機,經受了實際應用的考驗產生了巨大的經濟效益。

    標簽: Viterbi FPGA 參數 譯碼器

    上傳時間: 2013-04-24

    上傳用戶:waizhang

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