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完整性高的FPGA-PCB系統(tǒng)化協(xié)同設(shè)計(jì)工具 Cadence OrCAD and Allegro FPGA System Planner便可滿足較復(fù)雜的設(shè)計(jì)及在設(shè)計(jì)初級(jí)產(chǎn)生最佳的I/O引腳規(guī)劃，并可透過(guò)FSP做系統(tǒng)化的設(shè)計(jì)規(guī)劃，同時(shí)整合logic、schematic、PCB同步規(guī)劃單個(gè)或多個(gè)FPGA pin的最佳化及l(fā)ayout placement，借由整合式的界面以減少重復(fù)在design及PCB Layout的測(cè)試及修正的過(guò)程及溝通時(shí)間，甚至透過(guò)最佳化的pin mapping、placement后可節(jié)省更多的走線空間或疊構(gòu)。 Specifying Design Intent 在FSP整合工具內(nèi)可直接由零件庫(kù)選取要擺放的零件，而這些零件可直接使用PCB內(nèi)的包裝，預(yù)先讓我們同步規(guī)劃FPGA設(shè)計(jì)及在PCB的placement。
標(biāo)簽： Allegro Planner System FPGA
上傳時(shí)間： 2013-11-06
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電子發(fā)燒友訊： 飛思卡爾是全球嵌入式處理解決方案、高級(jí)汽車電子、消費(fèi)電子、工業(yè)控制和網(wǎng)絡(luò)市場(chǎng)的領(lǐng)導(dǎo)者。從微處理器和微控制器到傳感器、模擬集成電路(IC)和連接，我們的技術(shù)為創(chuàng)新奠定基礎(chǔ)，構(gòu)建更加環(huán)保、安全、健康和互連的世界 MC9S12XHY系列是飛思卡爾公司的經(jīng)過(guò)優(yōu)化的，汽車16位微控制器產(chǎn)品系列，具有低成本，高性能的特點(diǎn)。該系列是聯(lián)接低端16位微控制器(如：MC9S12HY系列)，和高性能32位解決方案的橋梁。MC9S12XHY系列定位于低端汽車儀器群集應(yīng)用，它包括支持CAN和LIN/J2602通信，并傳送典型的群集請(qǐng)求，如步進(jìn)失速檢測(cè)(SSD)和LCD驅(qū)動(dòng)器的步進(jìn)電機(jī)控制。 MC9S12XHY系列具有16位微控制器的所有優(yōu)點(diǎn)和效率，同時(shí)又保持了飛思卡爾公司現(xiàn)有的8位和16位MCU系列的優(yōu)勢(shì)，即低成本、低功耗、EMC和代碼尺寸效率等優(yōu)點(diǎn)。與MC9S12HY系列相同，MC9S12XHY系列可以運(yùn)行16位寬的訪問(wèn)，而不會(huì)出現(xiàn)外設(shè)和存儲(chǔ)器的等待狀態(tài)。MC9S12XHY系列為100引腳LQFP和112引腳LQFP封裝，旨在最大限度地與100LQFP，MC9S12HY系列兼容。除了每個(gè)模塊具有I/O端口外，還可提供更多的，具有中斷功能的I/O端口，具有從停止或等待模式喚醒功能。 圖1 MC9S12XHY系列方框圖截圖
上傳時(shí)間： 2014-12-31
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第1章 集成運(yùn)放應(yīng)用電路設(shè)計(jì)須知 1.1 集成運(yùn)放簡(jiǎn)介 1.1.1 集成運(yùn)放的內(nèi)部框圖、分類和圖形符號(hào) 1.1.2 集成運(yùn)放的引腳功能、封裝及命名方法 1.1.3 集成運(yùn)放的參數(shù) 1.2 理想運(yùn)算放大器 1.2.1 運(yùn)放的理想?yún)?shù)及理想運(yùn)放的電路模型 1.2.2 簡(jiǎn)化設(shè)計(jì)的基本準(zhǔn)則 1.3 選擇電阻器須知 1.3.1 電阻器系列及溫度系數(shù) 1.3.2 常用電阻器的結(jié)構(gòu)與特點(diǎn)及參數(shù) 1.4 選用電容器須知 1.4.1 電容器容量系列、損耗及絕緣電阻 1.4.2 常用電容器的類型、特點(diǎn)及規(guī)格 1.5 集成運(yùn)放的電源 1.5.1 集成運(yùn)放電源的選擇 1.5.2 各類電源系列 1.5.3 集成運(yùn)放電源使用注意事項(xiàng) 第2章 集成運(yùn)放調(diào)零、相位補(bǔ)償與保護(hù)電路的設(shè)計(jì) 2.1 偏置電流補(bǔ)償電路及調(diào)零電路的設(shè)計(jì) 2.1.1 偏置電流補(bǔ)償電路的設(shè)計(jì) 2.1.2 調(diào)零電路的設(shè)計(jì)
標(biāo)簽： 360 集成運(yùn)放 應(yīng)用電路
上傳時(shí)間： 2013-10-09
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摘要:芯片引腳是否合格,是成型分離制程檢測(cè)的關(guān)鍵.針對(duì)這一問(wèn)題,應(yīng)用機(jī)器視覺(jué)和機(jī)器自動(dòng)化技術(shù),研制出實(shí)現(xiàn)成型分離制程芯片檢測(cè)自動(dòng)化的檢測(cè)系統(tǒng).實(shí)驗(yàn)測(cè)試表明,該設(shè)備具有較高的檢測(cè)精度和檢測(cè)速度,能夠滿足生產(chǎn)需要.關(guān)鍵詞:成型分離'機(jī)器視覺(jué)'自動(dòng)化檢測(cè)
標(biāo)簽： 機(jī)器視覺(jué) 分離 芯片
上傳時(shí)間： 2013-10-09
上傳用戶：完瑪才讓
簡(jiǎn)單電子琴的51單片機(jī)程序 #include<reg51.h> //包含51單片機(jī)寄存器定義的頭文件 sbit P14=P1^4; //將P14位定義為P1.4引腳 sbit P15=P1^5; //將P15位定義為P1.5引腳 sbit P16=P1^6; //將P16位定義為P1.6引腳 sbit P17=P1^7; //將P17位定義為P1.7引腳 unsigned char keyval; //定義變量?jī)?chǔ)存按鍵值 sbit sound=P2^0; //將sound定義為P2.0 unsigned int C; //全局變量，儲(chǔ)存定時(shí)器的定時(shí)常數(shù) unsigned int f; //全局變量，儲(chǔ)存音階的頻率 //以下是C調(diào)低音的音頻宏定義 #define l_dao 262 //將“l_dao”宏定義為低音“1”的頻率262Hz #define l_re 294 //將“l_re” 宏定義為低音“2”的頻率294Hz #define l_mi 330 //將“l_mi” 宏定義為低音“3”的頻率330Hz #define l_fa 349 //將“l_fa” 宏定義為低音“4”的頻率349Hz #define l_sao 392 //將“l_sao”宏定義為低音“5”的頻率392Hz #define l_la 440 //將“l_la” 宏定義為低音“6”的頻率440Hz #define l_xi 494 //將“l_xi” 宏定義為低音“7”的頻率494Hz //以下是C調(diào)中音的音頻宏定義 #define dao 523 //將“dao”宏定義為低音“1”的頻率Hz #define re 587 //將“re” 宏定義為低音“2”的頻率Hz #define mi 659 //將“mi” 宏定義為低音“3”的頻率Hz #define fa 698 //將“fa” 宏定義為低音“4”的頻率Hz #define sao 784 //將“sao”宏定義為低音“5”的頻率Hz #define la 880 //將“la” 宏定義為低音“6”的頻率Hz #define xi 988 //將“xi” 宏定義為低音“7”的頻率Hz
上傳時(shí)間： 2013-11-09
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CH451 使用一個(gè)系統(tǒng)時(shí)鐘信號(hào)來(lái)同步芯片內(nèi)部的各個(gè)功能部件，例如，當(dāng)系統(tǒng)時(shí)鐘信號(hào)的頻率變高時(shí)，顯示驅(qū)動(dòng)刷新將變快、按鍵響應(yīng)時(shí)間將變短、上電復(fù)位信號(hào)的寬度將變窄、看門(mén)狗周期也將變短。一般情況下，CH451 的系統(tǒng)時(shí)鐘信號(hào)是由內(nèi)置的阻容振蕩提供的，這樣就不再需要任何外圍電路，但內(nèi)置RC 振蕩的頻率受電源電壓的影響較大，當(dāng)電源電壓降低時(shí)，系統(tǒng)時(shí)鐘信號(hào)的頻率也隨之降低。在某些實(shí)際應(yīng)用中，可能希望CH451 提供更長(zhǎng)或者更短的顯示刷新周期、按鍵響應(yīng)時(shí)間等，這時(shí)就需要調(diào)節(jié)系統(tǒng)時(shí)鐘信號(hào)的頻率。CH451 提供了CLK 引腳，用于外接阻容振蕩。當(dāng)在CLK 引腳與地GND 之間跨接電容后，系統(tǒng)時(shí)鐘信號(hào)的頻率將變低；當(dāng)在CLK 引腳與正電源VCC 之間跨接電阻后，系統(tǒng)時(shí)鐘信號(hào)的頻率將變高。因?yàn)镃H451 的系統(tǒng)時(shí)鐘信號(hào)被用于芯片內(nèi)部的所有功能部件，所以其頻率不宜進(jìn)行大幅度的調(diào)節(jié)，一般情況下，跨接電容的容量在5pF 至100pF 之間，跨接電阻的阻值在20KΩ至500KΩ之間?？缃右粋€(gè)47pF 的電容則頻率降低為一半，跨接一個(gè)47KΩ的電阻則頻率升高為兩倍。另外，CH451 的CLK 引腳可以直接輸入外部的系統(tǒng)時(shí)鐘信號(hào)，但外部電路的驅(qū)動(dòng)能力不能小于±2mA。CH451 在CLKO 引腳提供了系統(tǒng)時(shí)鐘信號(hào)的二分頻輸出，對(duì)于一些不要求精確定時(shí)的實(shí)際應(yīng)用，可以由CLKO 引腳向單片機(jī)提供時(shí)鐘信號(hào)，簡(jiǎn)化外圍電路。 單片機(jī)接口程序下面提供了U1（MCS-51 單片機(jī)）與U2（CH451）的接口程序，供參考。;**********************;需要主程序定義的參數(shù)CH451_DCLK BIT P1.7 ;串行數(shù)據(jù)時(shí)鐘,上升沿激活CH451_DIN BIT P1.6 ;串行數(shù)據(jù)輸出,接CH451 的數(shù)據(jù)輸入CH451_LOAD BIT P1.5 ;串行命令加載,上升沿激活CH451_DOUT BIT P3.2 ;INT0,鍵盤(pán)中斷和鍵值數(shù)據(jù)輸入,接CH451 的數(shù)據(jù)輸出CH451_KEY DATA 7FH ;存放鍵盤(pán)中斷中讀取的鍵值
標(biāo)簽： 451 ch 數(shù)碼管 實(shí)例程序
上傳時(shí)間： 2013-11-22
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注:1.這篇文章斷斷續(xù)續(xù)寫(xiě)了很久,畫(huà)圖技術(shù)也不精,難免錯(cuò)漏,大家湊合看.有問(wèn)題可以留言. 2.論壇排版把我的代碼縮進(jìn)全弄沒(méi)了,大家將代碼粘貼到arduino編譯器,然后按ctrl+T重新格式化代碼格式即可看的舒服. 一、什么是PWM PWM 即Pulse Wavelength Modulation 脈寬調(diào)制波，通過(guò)調(diào)整輸出信號(hào)占空比，從而達(dá)到改 變輸出平均電壓的目的。相信Arduino 的PWM 大家都不陌生，在Arduino Duemilanove 2009 中，有6 個(gè)8 位精度PWM 引腳，分別是3, 5, 6, 9, 10, 11 腳。我們可以使用analogWrite()控 制PWM 腳輸出頻率大概在500Hz 的左右的PWM 調(diào)制波。分辨率8 位即2 的8 次方等于 256 級(jí)精度。但是有時(shí)候我們會(huì)覺(jué)得6 個(gè)PWM 引腳不夠用。比如我們做一個(gè)10 路燈調(diào)光， 就需要有10 個(gè)PWM 腳。Arduino Duemilanove 2009 有13 個(gè)數(shù)字輸出腳，如果它們都可以 PWM 的話，就能滿足條件了。于是本文介紹用軟件模擬PWM。 二、Arduino 軟件模擬PWM Arduino PWM 調(diào)壓原理：PWM 有好幾種方法。而Arduino 因?yàn)殡娫春蛯?shí)現(xiàn)難度限制，一般 使用周期恒定，占空比變化的單極性PWM。 通過(guò)調(diào)整一個(gè)周期里面輸出腳高/低電平的時(shí)間比（即是占空比）去獲得給一個(gè)用電器不同 的平均功率。 如圖所示，假設(shè)PWM 波形周期1ms（即1kHz），分辨率1000 級(jí)。那么需要一個(gè)信號(hào)時(shí)間 精度1ms/1000=1us 的信號(hào)源，即1MHz。所以說(shuō)，PWM 的實(shí)現(xiàn)難點(diǎn)在于需要使用很高頻的 信號(hào)源，才能獲得快速與高精度。下面先由一個(gè)簡(jiǎn)單的PWM 程序開(kāi)始： const int PWMPin = 13; int bright = 0; void setup() { pinMode(PWMPin, OUTPUT); } void loop() { if((bright++) == 255) bright = 0; for(int i = 0; i < 255; i++) { if(i < bright) { digitalWrite(PWMPin, HIGH); delayMicroseconds(30); } else { digitalWrite(PWMPin, LOW); delayMicroseconds(30); } } } 這是一個(gè)軟件PWM 控制Arduino D13 引腳的例子。只需要一塊Arduino 即可測(cè)試此代碼。 程序解析：由for 循環(huán)可以看出，完成一個(gè)PWM 周期，共循環(huán)255 次。 假設(shè)bright=100 時(shí)候，在第0~100 次循環(huán)中，i 等于1 到99 均小于bright，于是輸出PWMPin 高電平； 然后第100 到255 次循環(huán)里面，i 等于100~255 大于bright，于是輸出PWMPin 低電平。無(wú) 論輸出高低電平都保持30us。 那么說(shuō)，如果bright=100 的話，就有100 次循環(huán)是高電平，155 次循環(huán)是低電平。 如果忽略指令執(zhí)行時(shí)間的話，這次的PWM 波形占空比為100/255，如果調(diào)整bright 的值， 就能改變接在D13 的LED 的亮度。 這里設(shè)置了每次for 循環(huán)之后，將bright 加一，并且當(dāng)bright 加到255 時(shí)歸0。所以，我們 看到的最終效果就是LED 慢慢變亮，到頂之后然后突然暗回去重新變亮。 這是最基本的PWM 方法，也應(yīng)該是大家想的比較多的想法。 然后介紹一個(gè)簡(jiǎn)單一點(diǎn)的。思維風(fēng)格完全不同。不過(guò)對(duì)于驅(qū)動(dòng)一個(gè)LED 來(lái)說(shuō)，效果與上面 的程序一樣。 const int PWMPin = 13; int bright = 0; void setup() { pinMode(PWMPin, OUTPUT); } void loop() { digitalWrite(PWMPin, HIGH); delayMicroseconds(bright*30); digitalWrite(PWMPin, LOW); delayMicroseconds((255 - bright)*30); if((bright++) == 255) bright = 0; } 可以看出，這段代碼少了一個(gè)For 循環(huán)。它先輸出一個(gè)高電平，然后維持(bright*30)us。然 后輸出一個(gè)低電平，維持時(shí)間((255-bright)*30)us。這樣兩次高低就能完成一個(gè)PWM 周期。 分辨率也是255。 三、多引腳PWM Arduino 本身已有PWM 引腳并且運(yùn)行起來(lái)不占CPU 時(shí)間，所以軟件模擬一個(gè)引腳的PWM 完全沒(méi)有實(shí)用意義。我們軟件模擬的價(jià)值在于：他能將任意的數(shù)字IO 口變成PWM 引腳。 當(dāng)一片Arduino 要同時(shí)控制多個(gè)PWM，并且沒(méi)有其他重任務(wù)的時(shí)候，就要用軟件PWM 了。 多引腳PWM 有一種下面的方式： int brights[14] = {0}; //定義14個(gè)引腳的初始亮度，可以隨意設(shè)置 int StartPWMPin = 0, EndPWMPin = 13; //設(shè)置D0~D13為PWM 引腳 int PWMResolution = 255; //設(shè)置PWM 占空比分辨率 void setup() { //定義所有IO 端輸出 for(int i = StartPWMPin; i <= EndPWMPin; i++) { pinMode(i, OUTPUT); //隨便定義個(gè)初始亮度,便于觀察 brights[ i ] = random(0, 255); } } void loop() { //這for 循環(huán)是為14盞燈做漸亮的。每次Arduino loop()循環(huán)， //brights 自增一次。直到brights=255時(shí)候，將brights 置零重新計(jì)數(shù)。 for(int i = StartPWMPin; i <= EndPWMPin; i++) { if((brights[i]++) == PWMResolution) brights[i] = 0; } for(int i = 0; i <= PWMResolution; i++) //i 是計(jì)數(shù)一個(gè)PWM 周期 { for(int j = StartPWMPin; j <= EndPWMPin; j++) //每個(gè)PWM 周期均遍歷所有引腳 { if(i < brights[j])\ 所以我們要更改PWM 周期的話，我們將精度（代碼里面的變量：PWMResolution）降低就行，比如一般調(diào)整LED 亮度的話，我們用64 級(jí)精度就行。這樣速度就是2x32x64=4ms。就不會(huì)閃了。
上傳時(shí)間： 2013-10-08
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Port1.0 使用說(shuō)明 Port1.0是作者本人在進(jìn)行電子制作和維修過(guò)程中萌發(fā)的一個(gè)思路。在電子制作、維修中，經(jīng)常要用到多路的脈沖信號(hào)或是要測(cè)量多路的脈沖信號(hào)。本軟件可通過(guò)微機(jī)并口向用戶提供多達(dá)12路的標(biāo)準(zhǔn)TTL脈沖信號(hào)，同時(shí)可進(jìn)行5路的標(biāo)準(zhǔn)TTL脈沖信號(hào)的波形顯示。 軟件的使用方法極為簡(jiǎn)單。輸出信號(hào)時(shí)，只要選中或取消引腳號(hào)，就能在相應(yīng)的引腳得到相應(yīng)的脈沖信號(hào)（統(tǒng)一為選中為高電平，取消為低電平），“清零”按鈕為對(duì)應(yīng)該組的所有信號(hào)清零。 輸入信號(hào)的波形顯示，按“開(kāi)始”按鈕為開(kāi)始進(jìn)行顯示，“停止”為暫停。 在設(shè)置面板中，“數(shù)據(jù)讀入時(shí)間間隔”為讀入時(shí)間的設(shè)定。“并行打印端口設(shè)置”為顯示微機(jī)中存在的可用打印端口，并可以設(shè)定本軟件當(dāng)前要使用的端口（如只有一個(gè)可用端口，就為缺省端口，如有多個(gè)可用端口軟件自動(dòng)選擇最后一個(gè)可用端口為當(dāng)前使用端口）。 本軟件的輸入波形顯示沒(méi)有運(yùn)用VXD等的技術(shù)支持，在速度上不能做到高頻的實(shí)時(shí)性，只能用在低速的環(huán)境下。這個(gè)版本沒(méi)有提供多數(shù)據(jù)的連續(xù)輸出。這些問(wèn)題在下一個(gè)版本中得到改進(jìn)和支持。 本軟件可使用在微機(jī)的打印適配器、打印機(jī)等各種的并口設(shè)備檢修中，還可用在各種數(shù)字電路、單片機(jī)的制作和維修中。在下一版本在這方面會(huì)有更大的支持。 * 注意：只支持win9x * 注意：并口的輸入/輸出電平為0－5伏TTL，不能連接高電壓高電流的電路，以免塤壞主板或打印適配器。要連接COMS的0－12伏時(shí)請(qǐng)用戶自做轉(zhuǎn)換電路再連接。 * 注意：在使用本軟件時(shí)最好不要同時(shí)使用打印機(jī)之類的并口設(shè)備。如本程序已運(yùn)行請(qǐng)先關(guān)閉，再使用并口設(shè)備。
上傳時(shí)間： 2014-04-18
上傳用戶：paladin
文中詳細(xì)介紹了QPSK技術(shù)的工作原理和QPSK調(diào)制、解調(diào)的系統(tǒng)設(shè)計(jì)方案，并通過(guò)VHDL語(yǔ)言編寫(xiě)調(diào)制解調(diào)程序和QuartusII軟件建模對(duì)程序進(jìn)行仿真，通過(guò)引腳鎖定，下載程序到FPGA芯片EP1K30TC144-3中驗(yàn)證。軟件仿真和硬件驗(yàn)證結(jié)果表明了該設(shè)計(jì)的正確性和可行性，由于采用FPGA芯片，減小了硬件設(shè)計(jì)的復(fù)雜性，該設(shè)計(jì)具有便于移植維護(hù)和升級(jí)的特點(diǎn)。
標(biāo)簽： VHDL QPSK 調(diào)制解調(diào) 系統(tǒng)設(shè)計(jì)
上傳時(shí)間： 2013-10-09
上傳用戶：stewart·
完整性高的FPGA-PCB系統(tǒng)化協(xié)同設(shè)計(jì)工具 Cadence OrCAD and Allegro FPGA System Planner便可滿足較復(fù)雜的設(shè)計(jì)及在設(shè)計(jì)初級(jí)產(chǎn)生最佳的I/O引腳規(guī)劃，并可透過(guò)FSP做系統(tǒng)化的設(shè)計(jì)規(guī)劃，同時(shí)整合logic、schematic、PCB同步規(guī)劃單個(gè)或多個(gè)FPGA pin的最佳化及l(fā)ayout placement，借由整合式的界面以減少重復(fù)在design及PCB Layout的測(cè)試及修正的過(guò)程及溝通時(shí)間，甚至透過(guò)最佳化的pin mapping、placement后可節(jié)省更多的走線空間或疊構(gòu)。 Specifying Design Intent 在FSP整合工具內(nèi)可直接由零件庫(kù)選取要擺放的零件，而這些零件可直接使用PCB內(nèi)的包裝，預(yù)先讓我們同步規(guī)劃FPGA設(shè)計(jì)及在PCB的placement。
標(biāo)簽： Allegro Planner System FPGA
上傳時(shí)間： 2013-10-19
上傳用戶：shaojie2080
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