心血管系統疾病是現今世界上發病率和死亡率最高的疾病之一。T波交替(T-wavealtemans,TWA)作為一種非穩態的心電變異性現象，是指心電T波段振幅、形態甚至極性逐拍交替變化。大量研究表明，TWA與室性心律失常、心臟性猝死等有直接密切的關系，已成為一種無創獨立性預測指標。隨著數字信號處理技術和計算機技術的迅速發展，微伏級的TWA已經可以被檢出，并且精度越來越高。本文以T波交替檢測為中心，基于ARM給出了T波交替檢測技術原理性樣機的硬件及軟件，實現實時監護的目的。 在TWA檢測研究中，需要對心電信號進行預處理，即信號去噪和特征點檢測。小波分析以其多分辨率的特性和表征時頻兩域信號局部特征的能力成為我們選取的心電信號自動分析手段。文中采用小波變換將原始心電信號分解為不同頻段的細節信號，根據三種主要噪聲的不同能量分布，采用自適應閾值和軟硬閾值折衷處理策略用閾值濾波方法對原始信號進行去噪處理：同時基于心電信號的特征點R峰對應于Mexican-hat小波變換的極值點，因此我們使用Mexican-hat小波檢測R峰，通過附加檢測方案確保了位置的準確性，并根據需要提出了T波矩陣提取方法。 隨后文章介紹了T波交替的產生機理及研究進展，分別從臨床應用和檢測方法上展現了目前TWA的發展進程，并利用了譜分析法、相關分析法和移動平均修正算法分別從時域和頻域對一些樣本數據進行T波交替檢測。在檢測中譜分析法抗噪能力較強，但作為一種頻域檢測方法，無法檢測非穩態TWA信號，而相關分析法受呼吸、噪聲影響較大，數據要求較高，因此可以在譜分析檢測為陽性TWA基礎上，再對信號進行相關分析，從而克服自身算法缺陷，確定交替幅度和時間段。最后對影響檢測結果的因素進行討論研究，從而降低檢測誤差。 文章還設計了T波交替檢測技術原理性樣機的關鍵部分電路和軟件框架。硬件部分圍繞ARM核的Samsung S3C44BOX為核心，設計了該樣機的關鍵電路，包括采集模塊、數據處理模塊(外部存儲電路、通信接口電路等)。其中在采集模塊中針對心電信號是微弱信號并且干擾大的特點，采用了具有高共模抑制比和高輸入阻抗的分級放大電路，有效的提取了信號分量：A/D轉換電路保證了信號量化的高精度。利用USB接口芯片和刪內部異步串行通訊實現系統與外界聯系。系統軟件中首先介紹了系統的軟件開發環境，然后給出了心電信號分析及處理程序設計流程圖及實現，使它們共同完成系統的軟件監護功能。
上傳時間： 2013-07-27
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隨著國內工業化、數字化的迅速發展，嵌入式開發在IT行業中的重要性越來越顯著。嵌入式開發領域對產品的功能性、穩定性、實時性等方面的要求也越來越高。 采用嵌入式實時操作系統作為開發平臺，以高性能的嵌入式處理器為工業控制等領域的主控制器可以有效地提高系統的可靠性、實時性、和軟件編程的靈活性。在嵌入式處理器方面，ARM構架已經在高性能、低功耗、低成本的嵌入式領域里占領先地位。而在嵌入式操作系統方面，適合國內發展方向的解決方案以及系統基礎結構方面并不理想。首先，國外成熟的嵌入式實時操作系統大都成本高、結構復雜，不適合強實時應用；其次，因大部分實時操作系統不公開源碼，使開發的產品存在安全隱患。而類似μC/OS-II的小型強實時嵌入式操作系統內核雖然具有低成本、易控制、小規模、高性能等特性，但這類系統的基礎較為薄弱，面臨產品化和商業化還有一定的距離。 本文針對這種情況，結合現有的操作系統內核理論及嵌入式強實時系統的特殊需求，特別是對μC/OS-Ⅱ的研究分析基礎上，面向強實時應用，設計、構造了一種適合在32位ARM處理器環境下使用的內核。這樣做的目的是為了提供一個基礎牢固、值得信賴的基本平臺。 本文研究工作主要集中在以下幾個方面： 針對嵌入式環境中高效、簡潔、易擴展、易剪裁的要求，對內核體系結構框架進行了設計。內核整體上采用分層結構，在各層中采用功能相對獨立的模塊：在最底層借鑒微核的原理，只提供最基本的功能模塊。 針對系統快速和穩定的實時響應能力需求，為IRQ中斷建立了統一的中斷入口，采用合理的半嵌套工作方式；保留FIQ為不可屏蔽中斷，在快速反應場合使用；引入中斷分段處理機制解決中斷和任務的ITC機制共享，需要硬保護機制相互協調所引起的硬保護機制被隱性地泛濫使用問題。 針對應用提出的系統行為的可預測性需求，在調度算法方面采用基于優先級位圖的搶占閾值調度算法，提高了處理器的利用率和任務集合的可調度性，減少了內核存儲開銷；在共享資源訪問控制方面，以優先級天花板協議為依據，使用互斥事件解決優先級反轉和死鎖問題的發生。 為了保障系統的強實時性能，本文還對內核的時鐘管理、內存管理等方面進行了設計。最后，通過實時性能測試，結果表明該實時內核有很好的強實時特性。
上傳時間： 2013-04-24
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可以用來學習8051IP核設計，掌握8051的開發，以及SOC的設計
上傳時間： 2013-04-24
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提出了一種基于微加速度計的無線慣性鼠標的設計方案。該方案以微加速度計ADXL213 作為信號檢測元件,并采用低功耗處理器MSP430F135 和RF 芯片nRF401 進行信號處
標簽： micro-accelerometer inertial wireless Design
上傳時間： 2013-04-24
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AGV(Automated Guided Vehicle)即自動導引車，是具備一定自主能力的運輸設備，在自動化物流系統和工廠自動化系統中具有重要的應用價值。 AGV是一種高度自動化產品，它所涉及的技術包括針對特定用途的車體結構、貨物移送機構、路徑導引技術、貨位檢測技術、防碰撞技術、驅動技術和控制技術。更深入的研究還包括多車協調與優化調度技術、智能控制技術等。 本文首先對AGV的發展及關鍵技術進行了總結與歸納，并分析了現有技術的特點與不足，在此基礎上設計了一個模擬貨物分揀的小型AGV系統。車體采用二輪驅動和前后萬向輪支承的結構，可以實現靈活的轉向和快速移動。導引方式采用光電傳感器路徑導引，以計數方式實現貨位識別檢測。ARM是一種高性能的嵌入式微處理器，AGV控制系統采用了基于ARM7核的微控制器LPC2210，其豐富的片上資源可以很方便地實現AGV的所有檢測、信息處理及控制功能。利用LPC2210的串行通信功能，再配合無線通信模塊建立與PC機的通信聯系，通過PC機實現對AGV小車的控制與調度。 制作完成后的AGV樣機在實驗室模擬環境下進行了性能測試，其性能指標均滿足設計要求。
上傳時間： 2013-04-24
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隨著微電子技術和計算機技術的發展，工業生產過程的自動化和智能化程度越來越高。就玻璃工業生產而言，以前浮法玻璃生產線上所用的質量檢測都是通過利用人眼離線檢驗或專用儀器抽樣檢測，無法滿足實時檢測的要求，并且人眼檢測只能發現較大的玻璃缺陷，所以玻璃質量無法提高。目前國內幾家大型玻璃生產企業都開始采用進口檢測設備，可以對玻璃實現100％在線全檢，自動劃分玻璃等級，并獲得質量統計數據，指導玻璃生產，穩定玻璃質量水平。 但由于價格昂貴，加上國內浮法玻璃生產線現場條件復雜，需要很長時間的配套和適應，而且配件更換困難以及售后服務難以到位等問題，嚴重束縛了國內企業對此類設備的引進，無法提高國內企業在國際市場的競爭能力。 應對此一問題，本文主要研究了基于DSP+ARM的獨立雙核結構的嵌入式視頻缺陷在線檢測系統的可行性，提出了相應的開發目標和性能參數，并在此基礎上主要給出了基于TI公司TMS320C6202B DSP的視頻圖像處理以及缺陷識別的總體方案、硬件設計和相應的底層軟件模塊；同時論述了嵌入式工業控制以及網絡傳輸的實現方案——采用Samsung公司的基于ARM7內核的S3C4510B作為主控芯片，運行uClinux操作系統，設計出整個嵌入式系統的軟件層次模型和數據處理流程，其中編程底層的軟件模塊為上層的應用程序提供硬件操作和流程，從而實現缺陷識別結果的控制與傳輸。同時，本文還對玻璃缺陷的識別原理進行了深入的探討，總結出了圖象處理，圖象分割以及特征點提取等識別步驟。 本系統對于提高玻璃缺陷在線檢測的工藝水平、靈敏度、精度等級；提高產品質量、生產效率和自動化水平，降低投資及運行成本都將有著極其重要的現實意義。
上傳時間： 2013-07-02
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設計了一種測量微位移的光纖位移傳感器, 得到了傳感器的位移2相位變化關系, 通過相位檢出, 獲得了微位移量。分析表明, 光纖位移傳感器能夠滿足微位移測量的要求。關鍵詞: 光纖傳感器; 微位移;
上傳時間： 2013-07-25
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FPGA能夠減少電子系統的開發風險和開發成本,縮短上市時間,降低維護升級成本,廣泛地應用在電子系統中.隨著集成電路向著片上系統(SoC)的發展,需要設計出FPGA IP核用于SoC芯片的設計.該論文的工作圍繞FPGA IP核的設計進行,在FPGA結構設計優化和FPGAIP接口方案設計兩方面進行了研究.設計改進了適用于數據通路的FPGA新結構——FDP.設計改進了可編程邏輯單元(LC);對可編程連線作為"2層2類"的層次結構進行組織,進行了改進并確定了各種連線的通道寬度;結合對迷宮布線算法的分析以及benchmark電路實驗的方法,提出了用于分段式網格連線的開關盒和連接盒新結構,提高連線的面積利用效率.在FPGA IP核的接口方案上,基于邊界掃描測試電路提出了FPGA IP核的測試方案;結合擴展邊界掃描測試電路得到的編程功和自動下載電路,為FPGA IP核提供了具有兩種不同編程方法的編程接口.采用SMIC 0.35um 3層金屬CMOS工藝,實現了一個10萬系統門規模的FDP結構,并和編程、測試接口一起進行版圖設計,試制了FDP100k芯片.FDP100k中包括了32×32個LC,128個可編程IO單元.在FDP100k的芯片測試中,對編程寄存器、各種可編程資源進行測試,并完成電路實現、性能參數測試以及IP核接口的測試,結果表明FPGA IP核的整體功能正確.
標簽： FPGAIP
上傳時間： 2013-04-24
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結合視頻壓縮的理論以及IP核設計中對于仿真驗證的要求,本文設計了視頻壓縮IP核FPGA仿真驗證平臺.其硬件子平臺以Xilinx公司XC2V3000為核心,針對視頻壓縮IP核應用仿真要求設計外圍電路,構建一個視頻壓縮IP核的硬件仿真原型,采用運行于上位機上的控制和驅動軟件作為軟件解碼子平臺.同時還設計了完全獨立于硬件之外的ModelSim軟件仿真驗證平臺.以FPGA仿真驗證平臺為載體,本文設計了基于H.263協議的視頻壓縮IP核.經過ModelSim下的軟件平臺仿真調試與硬件平臺調試相結合的手段,作者完成了視頻壓縮IP核的仿真驗證.
上傳時間： 2013-05-31
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隨著信息技術的發展，系統級芯片SoC(System on a Chip)成為集成電路發展的主流。SoC技術以其成本低、功耗小、集成度高的優勢正廣泛地應用于嵌入式系統中。通過對8位增強型CPU內核的研究及其在FPGA(Field Programmable Gate Arrav)上的實現，對SoC設計作了初步研究。 在對Intel MCS-8051的匯編指令集進行了深入地分析的基礎上，按照至頂向下的模塊化的高層次設計流程，對8位CPU進行了頂層功能和結構的定義與劃分，并逐步細化了各個層次的模塊設計，建立了具有CPU及定時器，中斷，串行等外部接口的模型。 利用5種尋址方式完成了8位CPU的數據通路的設計規劃。利用有限狀態機及微程序的思想完成了控制通路的各個層次模塊的設計規劃。利用組合電路與時序電路相結合的思想完成了定時器，中斷以及串行接口的規劃。采用邊沿觸發使得一個機器周期對應一個時鐘周期，執行效率提高。使用硬件描述語言實現了各個模塊的設計。借助EDA工具ISE集成開發環境完成了各個模塊的編程、調試和面向FPGA的布局布線；在Synplify pro綜合工具中完成了綜合；使用Modelsim SE仿真工具對其進行了完整的功能仿真和時序仿真。 設計了一個通用的擴展接口控制器對原有的8位處理器進行擴展，加入高速DI，DO以及SPI接口，增強了8位處理器的功能，可以用于現有單片機進行升級和擴展。 本設計的CPU全面兼容MCS-51匯編指令集全部的111條指令，在時鐘頻率和指令的執行效率指標上均優于傳統的MCS-51內核。本設計以硬件描述語言代碼形式存在可與任何綜合庫、工藝庫以及FPGA結合開發出用戶需要的固核和硬核，可讀性好，易于擴展使用，易于升級，比較有實用價值。本設計通過FPGA驗證。
上傳時間： 2013-04-24
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