是一個用verilog寫成的加法器電路,可把七個元件加起來
標簽： verilog 加法器 元件
上傳時間： 2014-01-07
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二值目標圖象質心的計算 二值目標圖象質心的計算
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上傳時間： 2016-04-24
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圖形話介面顯示設計, 主要透過Embedded Visual C
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上傳時間： 2016-04-25
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Cisco 電話概論文章,語音技術概略
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這是一個Verilog的電梯控制程序碼,控制樓層為1~4樓,關開門...等
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上傳時間： 2016-05-04
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這是一個Matlab的麻將圖紋辨識的源碼,內部有附上相關註解
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上傳時間： 2014-01-14
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使用硬體描述語言HDL 設計硬體電路，臺灣人寫的PPT講義，非常不錯。VHDL硬件設計入門學習。VHDL基本語法架構，VHDL的零件庫(Library)及包裝(Package)等內容。
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上傳時間： 2014-01-22
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