該文檔為機器視覺中快速模版匹配算法研究總結文檔，是一份很不錯的參考資料，具有較高參考價值，感興趣的可以下載看看………………
標簽： 機器視覺
上傳時間： 2022-05-08
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這是根據《數字信號處理》（程佩清）中FFT的流程圖，自己編寫的快速傅里葉變換算法。
上傳時間： 2013-06-16
上傳用戶：huql11633
隨著電力電子裝置越加廣泛的投入使用,電能得到了更加充分的應用,但是伴隨而來的是越來越多的非線性、沖擊性負載的投入使用,電網中諧波污染日益嚴重,在針對此類諧波抑制和無功補償裝置的研究中,電力有源濾波器APF得到了廣泛應用. 與傳統無源濾波器比較,有源電力濾波器具有動態響應特性好,濾波特性不受系統阻抗的影響等優勢.而APF所采用的諧波電流檢測方法,直接決定了諧波的檢測精度和跟蹤速度,是決定諧波補償特性的關鍵.本論文重點研究了諧波電流檢測方法. 在眾多有源濾波器的諧波及無功電流檢測算法中,基于三相瞬時無功功率理論的應用最為廣泛.應用此理論的i<,p>-i<,q>島檢測方法計算簡單,具有較好實時性,適合電流快速檢測的優點；但同時也存在很多局限性. 本文首先通過分析、比較總結出各類APF的優缺點和適用性,系統地研究了有源電力濾波器的兩個關鍵技術:諧波電流檢測和PWM信號發生器的控制策略；在此基礎上,針對在負載電流有較大突變時補償電路會產生較大畸變影響補償效果的問題,以及三相電壓畸變時i<,p>-i<,q>檢測法存在的誤差等問題,從基于DSP控制的三相四線制并聯型有源電力濾波器的結構出發進行優化設計,提出了一種改進的i<,p>-i<,q>檢測法,在該檢測法中增加了平衡.APF直流側電容總電壓和上下電容電壓的閉環控制,以消除負載電流突變時產生的畸變；并采用一種新穎的基于低通濾波的A相正序電壓提取單元來代替原始的i<,p>-i<,q>檢測法的PLL鎖相環,在三相電壓畸變情況下仍可以正確提取A相正序電壓,以精確檢測出諧波和無功電流. 最后通過MATLAB6.5對系統進行了仿真驗證,仿真結果表明該算法能有效保證檢測效果的實時性和精確性,證明了該算法的可行性.
上傳時間： 2013-04-24
上傳用戶：jackgao
隨著電力電子技術的飛速發展,越來越多的電力電子裝置被廣泛應用到各個領域,其中相當一部分負荷具有非線性或具有時變特性,使電網中暫態沖擊、無功功率、高次諧波及三相不平衡問題日趨嚴重,給電網的供電質量造成嚴重的污染和損耗.因此,對電力系統進行諧波抑制和無功補償,提高電網供電質量變得十分重要.電力有源濾波器(Active Power Filter,簡稱APF)與無源濾波器相比,APF具有高度可控制和快速響應特性,并且能跟蹤補償各次諧波、自動產生所需變化的無功功率和諧波功率,其特性不受系統影響,無諧波放大威脅.并聯型電力有源濾波器(Shunt Active Power Filter,簡稱SAPF)更是得到了廣泛的應用. 近年來,自適應算法中的遞推最小二乘法(簡稱RLS)應用越來越廣泛,該算法簡單,收斂速度快.應用基于RLS自適應算法的濾波器(簡稱RLS濾波器),可以快速有效的濾除雜波,同時自動調整濾波器參數,不斷改進濾波性能,最終得到所需的信號. 本文研究了基于平均功率和RLS自適應算法的并聯型有源濾波器.它的參考電流是一個同電網相電壓同相位的三相平衡的有功電流,它包含兩個分量:一個是由實測的三相負載瞬時功率計算得到的,基于平均功率算法的電網應該為負載各相提供的有功電流瞬時參考值；另一個是為了維持有源濾波器中逆變器的直流母線電壓基本恒定,主要通過RLS濾波器計算得出的電網各相應該提供的有功電流瞬時參考值.兩個分量的計算共同構成了該有源濾波器參考電流的計算.補償電流指令值與實際補償電流比較生成控制逆變橋工作的PWM脈沖,生成補償電流,達到補償負載無功和抑制諧波的目的. 應用RLS濾波器得到維持直流母線電壓恒定的直流側有功系數A<,dc>,克服了傳統PI控制中參數難以得到且由于參數過于敏感而導致補償后電流紋波太大的問題.使得當穩態時SAPF自身的功率損耗和暫態負載變化時因為直流側電容提供電網和負載之間的有功功率差而引起的電壓的波動迅速反饋到指令電流的計算中.RLS算法收斂快,SAPF實時性大大提高.基于該方法的SAPF結構簡單,無需鎖相器. 根據本文的算法應用MATAB建立了仿真系統,仿真結果表明基于該算法的SAPF的可行性和實時性.
上傳時間： 2013-04-24
上傳用戶：mfhe2005
快速傅立葉變換(FFT)技術是數字信號處理中的核心技術，它已廣泛應用于數字信號處理的各個領域，長期以來一直是一個重要的研究課題。近年來，專用數字信號處理器以其優化的硬件結構和優良的性能價格比為FFT的實現提供了一種有效的途徑，其中最具有代表性的是美國TI公司的TMS320系列DSP。 本文首先分析了常用FFT算法原理，并進行了算法的討論和比較，然后詳細論述了以浮點型DSP為核心的實現FFT算法的硬件平臺的設計。平臺的硬件電路主要包括數據采集部分、數據處理部分、數據存儲部分和數據顯示部分。其中采集部分采用12位高速的A/D轉換芯片MAX197，數據處理部分采用32位浮點型DSP芯片-TMS320VC33，數據存儲部分采用了大容量的FLASH芯片——K9F2808UOA，數據顯示部分采用PHILIPS公司的高亮度、寬視角的TFT彩色液晶顯示屏。 為了擴展系統的通信能力，通信接口我們選擇CAN總線。軟件部分選用了頻率抽取基2FFT、分裂基FFT和實序列FFT算法，用C語言進行編程。最后部分是進行軟硬件的聯合調試，并在此基礎上進行了FFT算法實現。 論文結尾以實際的實驗曲線分析驗證了算法的正確性，同時針對實驗中產生的誤差找出了原因，并提出了解決的方法。實驗結果表明采用浮點DSP實現FFT算法方便且有較高的實時性，可以應用到電力系統諧波分析、振動測試及鐵路檢測等各個領域。
上傳時間： 2013-04-24
上傳用戶：caixiaoxu26
隨著數字化技術的飛速發展，數字視頻信號的傳輸技術更是受到人們的關注。相比較其它類型的信息傳輸如文本和數據，視頻通信需要占用更多的帶寬資源，因此為了實現在帶寬受限的條件下的傳輸，視頻源必須經過大量壓縮。盡管現在的網絡狀況不斷地改善，但相對與快速增長的視頻業務而言，網絡帶寬資源仍然是遠遠不夠的。2003年3月，新一代視頻壓縮標準H．264/AVC的推出，使視頻壓縮研究進入了一個新的層次。H．264標準中包含了很多先進的視頻壓縮編碼方法，與以前的視頻編碼標準相比具有明顯的進步。在相同視覺感知質量的情況下，H．264的編碼效率比H．263提高了一倍左右，并且有更好的網絡友好性。然而，高編碼壓縮率是以很高的計算復雜度為代價的，H．264標準的計算復雜度約為H．263的3倍，所以在實際應用中必須對其算法進行優化以減低其計算復雜度。 @@ 本文首先介紹了H．264標準的研究背景，分析了國內外H．264硬件系統的研究現狀，并介紹了本文的主要工作。 @@ 接著對H．264編碼標準的理論知識、關鍵技術分別進行了介紹。 @@ 對H．264塊匹配運動估計算法進行研究，對經典的塊匹配運動估計算法通過對比分析，三步、二維等算法在搜索效率上優于全搜索算法，而全搜索算法在數據流的規則性和均勻性有著自己的優越性。 @@ 針對塊匹配運動估計全搜索算法的VLSI結構的特點，提出改進的塊匹配運動估計全搜索算法。本文基于對數據流的分析，對硬件尋址進行了研究。通過一次完整的全搜索數據流分析，改進的塊匹配運動估計算法在時鐘周期、PE資源消耗方面得到優化。 @@ 最后基于FPGA平臺對整像素運動估計模塊進行了研究。首先對運動估計模塊結構進行了功能子模塊劃分；然后對每個子模塊進行設計和仿真和對整個運動估計模塊進行聯合仿真驗證。 @@關鍵詞：H．264；FPGA；QuartusⅡ；幀間預測；運動估計；塊匹配
上傳時間： 2013-04-24
上傳用戶：zttztt2005
隨著中國二代導航系統的建設，衛星導航的應用將普及到各個行業，具有自主知識產權的衛星導航接收機的研究與設計是該領域的一個研究熱點。在接收機的設計中，對于成熟技術將利用ASIC芯片進行批量生產，該芯片是專用芯片，一旦制造成型不能改變。但是對于正在研究的接收機技術，特別是在需要利用接收機平臺進行提高接收機性能研究時，利用FPGA通用可編程門陣列芯片是非常方便的。在FPGA上的研究成果，一旦成熟可以很方便的移植到ASIC芯片，進行批量生產。本課題就是基于FPGA研究GPS并行捕獲技術的硬件電路，著重進行了其中一個捕獲通道的設計和實現。 GPS信號捕獲時間是影響GPS接收機性能的一個關鍵因素，尤其是在高動態和實時性要求高的應用中或者對弱GPS信號的捕獲方面。因此，本文在滑動相關法基礎上引出了基于FFT的并行快速捕獲方法，采用自頂向下的方法對系統進行總體功能劃分和結構設計，并采用自底向上的方法對系統進行功能實現和驗證。 本課題以Xilinx公司的Spartan3E開發板為硬件開發平臺，以ISE9.2i為軟件開發平臺，采用Verilog HDL編程實現該系統。并利用Nemerix公司的GPS射頻芯片NJ1006A設計制作了GPS中頻信號產生平臺。該平臺可實時地輸出采樣頻率為16.367MHz的GPS數字中頻信號。 本課題主要是基于采樣率變換和FFT實現對GPS C/A碼的捕獲。該算法利用平均采樣的方法，將信號的采樣率降低到1.024 MHz，在低采樣率下利用成熟的1024點FFT IP核對C/A碼進行粗捕，給出GPS信號的碼相位(精度大約為1/4碼片)和載波的多普勒頻率，符合GPS后續跟蹤的要求。 同時，由于FFT算法是以資源換取時間的方法來提高GPS捕獲速度的，所以在設計時，合理地采用FPGA設計思想與技巧優化系統。基于實用性的要求，詳細的給出了基于FFT的GPS并行捕獲各個模塊的實現原理、實現結構以及仿真結果。并達到降低系統硬件資源，能夠快速、高效地實現對GPS C/A碼捕獲的要求。 本研究是導航研究所承擔的國家863課題“利用多徑信號提高GNSS接收機性能的新技術研究”中關于接收機信號捕獲算法的一部分，對接收機的設計具有一定的參考價值。
上傳時間： 2013-07-22
上傳用戶：user08x
現代數字信號處理對實時性提出了很高的要求，當最快的數字信號處理器(DSP)仍無法達到速度要求時，唯一的選擇是增加處理器的數目，或采用客戶定制的門陣列產品。隨著可編程邏輯器件技術的發展，具有強大并行處理能力的現場可編程門陣列(FPGA)在成本、性能、體積等方面都顯示出了優勢。本文以此為背景，研究了基于FPGA的快速傅立葉變換、數字濾波、相關運算等數字信號處理算法的高效實現。 首先，針對圖像聲納實時性的要求和FPGA片內資源的限制，設計了級聯和并行遞歸兩種結構的FFT處理器。文中詳細討論了利用流水線技術和并行處理技術提高FFT處理器運算速度的方法，并針對蝶形運算的特點提出了一些優化和改進措施。 其次，分析了具有相同結構的數字濾波和相關運算的特點，采用了有乘法器和無乘法器兩種結構實現乘累加(MAC)運算。無乘法器結構采用分布式算法(DA)，將乘法運算轉化為FPGA易于實現的查表和移位累加操作，顯著提高了運算效率。此外，還對相關運算的時域多MAC方法及頻域FFT方法進行了研究。 最后，完成了圖像聲納預處理模塊。在一片EP2S60上實現了對160路信號的接收、濾波、正交變換以及發送等處理。實驗表明，本論文所有算法均達到了設計要求。
上傳時間： 2013-06-09
上傳用戶：zgu489
人臉自動識別技術是模式識別、圖像處理等學科的一個最熱門研究課題之一。隨著社會的發展,各方面對快速有效的自動身份驗證的要求日益迫切，而人臉識別技術作為各種生物識別技術中最重要的方法之一，已經越來越多的受到重視。對于具有實時，快捷，低誤識率的高性能算法以及對算法硬件加速的研究也逐漸展開。 本文詳細分析了智能人臉識別算法原理，發展概況和前景，包括人臉檢測算法，人眼定位算法，預處理算法，PCA和ICA 算法，詳細分析了項目情況，系統劃分，軟硬件平臺的資源和使用。并在ISE軟件平臺上，用硬件描述語言(verilog HDL)對算法部分嚴格按照FPGA代碼風格進行了RTL 硬件建模，并對C++算法進行了優化處理，通過仿真與軟件算法結果進行比對，評估誤差，最后在VirtexII Pro FPGA 上進行了綜合實現。 主要研究內容如下： 首先，對硬件平臺xilinx的VirtexII Pro FPGA 上的系統資源進行了描述和研究，對存儲器sdram,RS-232 串口，JTAG 進行了研究和調試，對Coreconnect的OPB總線仲裁機理進行了兩種算法的比較，RTL 設計，仿真和綜合。利用ISE和VC++軟件平臺，對verilog和C++算法進行同步比較測試，使每步算法對應正確的結果。對軟硬件平臺的合理使用使得在項目中能盡可能多的充分利用硬件資源，制板時正確選型，以及加快設計和調試進度。其次，對人臉識別算法流程中的人臉檢測，人眼定位，預處理，識別算法分別進行了比較研究，選取其中各自性能最好的一種算法對其原理進行了分析討論。人臉檢測采用adaboost 算法，因其速度和精度的綜合性能表現優異。人眼定位采用小塊合并算法，因為它具有快速，準確，弱時實的特點。預處理算法采用直方圖均衡加平滑的算法，簡單，高效。 識別算法采用PCA 加ICA 算法，它能最大的弱化姿態和光照對人臉識別的影響。 最后，使用Verilog HDL 硬件描述語言進行算法的RTL 建模，在C++算法的基礎上，保證原來效果的前提下，根據FPGA 硬件特點對算法進行了優化。視頻輸入輸出是人臉識別的前提，它提供FPGA 上算法需要處理的數據，預處理算法在C++算法的基礎上進行了優化，最大的減少了運算量，提高了運算速度，16 位計算器模塊使得在算法實現時可以根據系統要求，在FPGA的ip 核和自己設計的模塊之間選擇性能更好的一個來調用，FIFO的設計提供同步和異步時鐘域的數據緩存。設計在ISE和VC++軟件平臺同時進行，隨時對verilog和C++數據進行監測和比對。全部設計模塊通過仿真，達到預定的性能要求，并在FPGA 上綜合實現。
上傳時間： 2013-07-13
上傳用戶：李夢晗
現代通信朝著全網IP化的進程逐步發展，越來越多的通信需要IP路由查找；同時光纖技術的發展，使得比特速率達到了20Gbps，路由技術成了整個通信系統的瓶頸，迫切需要一種具有高查找性能，低成本的路由算法，能夠適應大規模應用。 本文研究了一種高性能、低成本的路由算法。在四分支并行路由查找算法的基礎上，實現了雙分支并行，每個分支流水查找的16-8-8路由算法。該算法由三級表構成，長度小于16的前綴通過擴展成為長度16的前綴存儲在第一級表中；長度小于24位的前綴通過擴展成為長度24的前綴存儲在前兩級表中；長度大于24的前綴則通過專門的存儲空間進行存儲。將IP路由的二維查找轉化為一維精確查找，每次查找最多訪問存儲器3次，就可以查得下一跳的路由信息。使用Verilog語言實現了本文提出的算法，并對算法進行了功能仿真。為了實現低成本，該算法采用了FPGA和SSRAM的硬件結構實現。 功能仿真表明本文設計的算法查找速度能適應20Gbps的接口轉發速率。
上傳時間： 2013-04-24
上傳用戶：金宜
