本文針對傳統儀用放大電路的特點，介紹了一種高共模抑制比儀用放大電路，引入共模負反饋，大大提高了通用儀表放大器的共模抑制能力。
標簽： 共模抑制比 儀用放大 電路 方案
上傳時間： 2013-11-10
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介紹一種基于CSMC0.5 μm工藝的低溫漂高電源抑制比帶隙基準電路。本文在原有Banba帶隙基準電路的基礎上，通過采用共源共柵電流鏡結構和引入負反饋環路的方法，大大提高了整體電路的電源抑制比。 Spectre仿真分析結果表明：在-40~100 ℃的溫度范圍內，輸出電壓擺動僅為1.7 mV，在低頻時達到100 dB以上的電源抑制比（PSRR），整個電路功耗僅僅只有30 μA。可以很好地應用在低功耗高電源抑制比的LDO芯片設計中。
標簽： CMOS 高電源抑制 帶隙基準 電壓源
上傳時間： 2013-10-27
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介紹一種高電源抑制比帶隙基準電路的設計與驗證
標簽： 高電源抑制 帶隙基準 電路設計
上傳時間： 2013-10-08
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基于SMIC0.35 μm的CMOS工藝，設計了一種高電源抑制比，同時可在全工藝角下的得到低溫漂的帶隙基準電路。首先采用一個具有高電源抑制比的基準電壓，通過電壓放大器放大得到穩定的電壓，以提供給帶隙核心電路作為供電電源，從而提高了電源抑制比。另外，將電路中的關鍵電阻設置為可調電阻，從而可以改變正溫度電壓的系數，以適應不同工藝下負溫度系數的變化，最終得到在全工藝角下低溫漂的基準電壓。Cadence virtuoso仿真表明：在27 ℃下，10 Hz時電源抑制比（PSRR）-109 dB，10 kHz時（PSRR）達到-64 dB；在4 V電源電壓下，在-40～80 ℃范圍內的不同工藝角下，溫度系數均可達到5.6×10-6 V/℃以下。
標簽： CMOS 高電源抑制 工藝 基準電壓源
上傳時間： 2014-12-03
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摘要：采用共源共柵運算放大器作為驅動，設計了一種高電源抑制比和低溫度系數的帶隙基準電壓源電路，并在TSMC0.18Um CMOS工藝下，采用HSPICE進行了仿真.仿真結果表明：在-25耀115益溫度范圍內電路的溫漂系數為9.69伊10-6/益，電源抑制比達到-100dB，電源電壓在2.5耀4.5V之間時輸出電壓Vref的擺動為0.2mV，是一種有效的基準電壓實現方法.關鍵詞：帶隙基準電壓源；電源抑制比；溫度系數
標簽： 高電源抑制 帶隙基準 電壓源
上傳時間： 2013-11-19
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標簽： zip 壓縮比 解壓
上傳時間： 2013-12-09
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標簽： 匯編 md 代碼 C代碼
上傳時間： 2013-12-20
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標簽： 跨平臺 標準庫 效率
上傳時間： 2014-01-18
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標簽： AT 88 1604 sc
上傳時間： 2014-01-01
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上傳時間： 2015-02-21
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