針對CDMA系統(tǒng)多徑衰落信道條件下采用MATLAB仿真軟件對單用戶RAKE接收機和多用戶RAKE接收機之間分別進行了仿真。并采用最大比合并、等增益合并、選擇式合并這三種合并方式進行比較。給出仿真結(jié)果及誤碼率性能參數(shù)。通過比較三種合并方式的比較得出最大合并比方式更適合RAKE接收機。通過單用戶與多用戶RAKE接收機的比較，得出RAKE接收機更適合于多用戶情況。并通過多用戶間的比較得出增多用戶對同狀態(tài)下信噪比要求增加不大。
上傳時間： 2013-04-24
上傳用戶：stewart·
擴頻通信系統(tǒng)與常規(guī)的通信系統(tǒng)相比，具有很強的抗窄帶干擾，抗多徑干擾，抗人為干擾的能力，并具有信息隱蔽、多址保密通信等優(yōu)點。在近年來得到了迅速的發(fā)展。本論文主要討論和實現(xiàn)了基于FPGA的直接序列擴頻信號的解擴解調(diào)處理。論文對該直擴通信系統(tǒng)和FPGA設(shè)計方法進行了相關(guān)研究，最后用Altera公司的最新的FPGA開發(fā)平臺Quarus Ⅱ5.0實現(xiàn)了相關(guān)設(shè)計。 整個系統(tǒng)分為兩個部分，發(fā)送部分和接收部分。發(fā)送部分主要有串并轉(zhuǎn)換、差分卷積編碼、PN碼擴頻、QPSK調(diào)制、成型濾波等模塊。接收部分主要有前端抗干擾、數(shù)字下變頻、解擴解調(diào)等模塊。 論文首先介紹了擴頻通信系統(tǒng)的特點以及相關(guān)技術(shù)的國內(nèi)外發(fā)展現(xiàn)狀，并介紹了本論文的研究思路和內(nèi)容。 然后，論文分析了幾種常用的窄帶干擾抑制、載波同步及PN碼同步算法，結(jié)合實際需要，設(shè)計了一種零中頻DSSS解調(diào)解擴方案。給出了抗窄帶干擾、PN碼捕獲及跟蹤以及載波同步的算法分析，采用了基于數(shù)字外差調(diào)制的自適應(yīng)陷波器來進行前端窄帶干擾抑制處理，用基于自適應(yīng)門限技術(shù)的滑動相關(guān)捕獲和分時復用單相關(guān)器跟蹤來改善PN碼同步的性能，用基于硬判決的COSTAS(科斯塔斯)環(huán)來減少載波提取的算法復雜度，用改進型CORDIC算法實現(xiàn)NCO來方便的進行擴展。 接著，論文給出了系統(tǒng)總體設(shè)計和發(fā)送及接受子系統(tǒng)的各個功能模塊的實現(xiàn)分析以及在Quartus Ⅱ5.0上的實現(xiàn)細節(jié)，給出了仿真結(jié)果。 然后論文介紹了整個系統(tǒng)的硬件電路設(shè)計和它在真實系統(tǒng)中連機調(diào)試所得到的測試結(jié)果，結(jié)果表明該系統(tǒng)具有性能穩(wěn)定，靈活性好，生產(chǎn)調(diào)試容易，體積小，便于升級等特點并且達到課題各項指標的要求。 最后是對論文工作的一些總結(jié)和對今后工作的展望。
上傳時間： 2013-07-04
上傳用戶：yd19890720
本文從工程設(shè)計和應(yīng)用出發(fā),根據(jù)某機載設(shè)備直接序列擴頻(DS-SS)接收機聲表面波可編程抽頭延遲線(SAW.P.TDL)中頻相關(guān)解擴電路的指標要求,提出了基于FPGA器件的中頻數(shù)字相關(guān)解擴器的替代設(shè)計方案,通過理論分析、軟件仿真、數(shù)學計算、電路設(shè)計等方法和手段,研制出了滿足使用環(huán)境要求的工程化的中頻數(shù)字相關(guān)器,經(jīng)過主要性能參數(shù)的測試和環(huán)境溫度驗證試驗,并在整機上進行了試驗和試用,結(jié)果表明電路性能指標達到了設(shè)計要求。對工程應(yīng)用中的部分問題進行了初步研究和分析,其中較詳細地分析了SAW卷積器、SAW.P.TDL以及中頻數(shù)字相關(guān)器在BPSK直擴信號相關(guān)解擴時的頻率響應(yīng)特性。 論文的主要工作在于： (1)根據(jù)某機載設(shè)備擴頻接收機基于SAW.P.TDL的中頻解擴電路要求,進行理論分析、電路設(shè)計、軟件編程,研制基于FPGA器件的中頻數(shù)字相關(guān)器,要求可在擴頻接收機中原位替代原SAW相關(guān)解擴電路； (2)對中頻數(shù)字相關(guān)器的主要性能參數(shù)進行測試,進行了必要的高低溫等環(huán)境試驗,確定電路是否達到設(shè)計指標和是否滿足高低溫等環(huán)境條件要求； (3)將基于FPGA的中頻數(shù)字相關(guān)器裝入擴頻接收機,與原SAW.P.TDL中頻解擴電路置換,確定與接收機的電磁兼容性、與中放電路的匹配和適應(yīng)性,測試整個擴頻接收機的靈敏度、動態(tài)范圍、解碼概率等指標是否滿足接收機模塊技術(shù)規(guī)范要求； (4)將改進后的擴頻接收機裝入某機載設(shè)備,測試與接收機相關(guān)的性能參數(shù),整機進行高低溫等主要環(huán)境試驗,確定電路變化后的整機設(shè)備各項指標是否滿足其技術(shù)規(guī)范要求； (5)通過對基于FPGA的中頻數(shù)字相關(guān)器與SAW.P.TDL的主要性能參數(shù)進行對比測試和分析,特別是電路對頻率偏移響應(yīng)特性的對比分析,從而得出初步的結(jié)論。
標簽： 中頻 數(shù)字 工程實現(xiàn)
上傳時間： 2013-06-22
上傳用戶：徐孺
QPSK是一種線性窄帶數(shù)字調(diào)制技術(shù)，具有頻譜利用率高、頻譜特性好、抗衰落性能強和可用非相干解調(diào)等特點。擴頻通信是從軍事通信中發(fā)展起來的一種高性能通信技術(shù)，具有抗干擾、抗多徑能力強和保密性好等優(yōu)點，在移動通信和衛(wèi)星通信中得到廣泛應(yīng)用。所以將QPSK技術(shù)應(yīng)用亍擴頻通信具有重要的工程意義。 本文對QPSK調(diào)制的擴頻系統(tǒng)的FPGA實現(xiàn)進行了研究。本文介紹了擴頻通信的原理及發(fā)展現(xiàn)狀，并對QPSK調(diào)制的原理進行了詳細闡述。本文設(shè)計的擴頻通信系統(tǒng)主要包括串并/并串轉(zhuǎn)換、差分編/解碼、DDS、擴頻/解擴、QPSK調(diào)制/解調(diào)等模塊，基于Altera公司的Quartus Ⅱ 4.1開發(fā)平臺對以上各模塊進行了設(shè)計和時序仿真.仿真結(jié)果證明：該系統(tǒng)能正確工作，完成了預定的目標。 本文設(shè)計的基于FPGA的擴頻通信系統(tǒng)具有集成度高、可軟件升級等優(yōu)點，這為設(shè)計更高集成度和靈活性的通信系統(tǒng)提供了基礎(chǔ)。
標簽： QPSK FPGA 調(diào)制 擴頻系統(tǒng)
上傳時間： 2013-06-19
上傳用戶：zzy7826
內(nèi)部存儲器負責計算機系統(tǒng)內(nèi)部數(shù)據(jù)的中轉(zhuǎn)、存儲與讀取，作為計算機系統(tǒng)中必不可少的三大件之一，它對計算機系統(tǒng)性能至關(guān)重要。內(nèi)存可以說是CPU處理數(shù)據(jù)的“大倉庫”，所有經(jīng)過CPU處理的指令和數(shù)據(jù)都要經(jīng)過內(nèi)存?zhèn)鬟f到電腦其他配件上，因此內(nèi)存性能的好壞，直接影響到系統(tǒng)的穩(wěn)定性和運行性能。在當今的電子系統(tǒng)設(shè)計中，內(nèi)存被使用得越來越多，并且對內(nèi)存的要求越來越高。既要求內(nèi)存讀寫速度盡可能的快、容量盡可能的大，同時由于競爭的加劇以及利潤率的下降，人們希望在保持、甚至提高系統(tǒng)性能的同時也能降低內(nèi)存產(chǎn)品的成本。面對這種趨勢，設(shè)計和實現(xiàn)大容量高速讀寫的內(nèi)存顯得尤為重要。因此，近年來內(nèi)存產(chǎn)品正經(jīng)歷著從小容量到大容量、從低速到高速的不斷變化，從技術(shù)上也就有了從DRAM到SDRAM，再到DDR SDRAM及DDR2 SDRAM等的不斷演進。和普通SDRAM的接口設(shè)計相比，DDR2 SDRAM存儲器在獲得大容量和高速率的同時，對存儲器的接口設(shè)計也提出了更高的要求，其接口設(shè)計復雜度也大幅增加。一方面，由于I/O塊中的資源是有限的，數(shù)據(jù)多路分解和時鐘轉(zhuǎn)換邏輯必須在FPGA核心邏輯中實現(xiàn)，設(shè)計者可能不得不對接口邏輯進行手工布線以確保臨界時序。而另一方面，不得不處理好與DDR2接口有關(guān)的時序問題（包括溫度和電壓補償）。要正確的實現(xiàn)DDR2接口需要非常細致的工作，并在提供設(shè)計靈活性的同時確保系統(tǒng)性能和可靠性。 本文對通過Xilinx的Spartan3 FPGA實現(xiàn)DDR2內(nèi)存接口的設(shè)計與實現(xiàn)進行了詳細闡述。通過Xilinx FPGA提供了I/O模塊和邏輯資源，從而使接口設(shè)計變得更簡單、更可靠。本設(shè)計中對I/O模塊及其他邏輯在RTL代碼中進行了配置、嚴整、執(zhí)行，并正確連接到FPGA上，經(jīng)過仔細仿真，然后在硬件中驗證，以確保存儲器接口系統(tǒng)的可靠性。
上傳時間： 2013-06-08
上傳用戶：fairy0212
偽隨機序列 (Pseudo-Random Sequence，PRS)廣泛應(yīng)用于密碼學、擴頻通信、雷達、導航等領(lǐng)域，其設(shè)計和分析一直是國際上的研究熱點。混沌序列作為一種性能優(yōu)良的偽隨機序列，近年來受到越來越多的關(guān)注。尋找一種性能更為良好的混沌偽隨機序列(ChaosPseudo Random Sequence，CPRS)并且完成其硬件實現(xiàn)，在理論研究與工程應(yīng)用上都是十分有價值的。基于切延遲橢圓反射腔映射混沌系統(tǒng)(Tangent-Delay Ellipse Reflecting Cavity map System，TD-ERCS)已被理論分析和測試證明具有良好的密碼學性質(zhì)。本文介紹了一種基于TD-ERCS構(gòu)造偽隨機序列發(fā)生器 (Pseudo Random SequenceGenerator，PRSG)的新方法；并基于這種方法，提出了以現(xiàn)場可編程門陣列 (Field Programmable Gate Array，F(xiàn)PGA)為平臺的硬件設(shè)計實現(xiàn)方案，采用硬件描述語言 (VHSIC Hardware DescriptionLanguage，VHDL )完成了整個系統(tǒng)的設(shè)計，通過了仿真與適配，完成了硬件調(diào)試；詳細地論述了系統(tǒng)總體框架及內(nèi)部模塊設(shè)計，重點介紹了TD-ERCS算法實現(xiàn)單元的設(shè)計，并在系統(tǒng)中設(shè)計加入了異步串行接口，完善了整個系統(tǒng)的模塊化，可使系統(tǒng)嵌入到現(xiàn)有的各類密碼系統(tǒng)與設(shè)備中；基于FDELPHI編程環(huán)境，完成了計算機應(yīng)用軟件的設(shè)計，為使用基于TD-ERCS開發(fā)的PRSG硬件產(chǎn)品提供了人機交互界面，也為分析與測試硬件系統(tǒng)產(chǎn)生的CPRS提供了方便；同時依據(jù)美國國家標準與技術(shù)研究院 (National Institute of Standards andTechnology，NIST)提出的偽隨機序列性能指標，對軟件與硬件系統(tǒng)產(chǎn)生的CPRS進行了標準測試，軟件方法所得序列各項性能指標完全合格，硬件FPGA所得序列僅三項測試未能通過，其原因有待進一步研究。
上傳時間： 2013-06-20
上傳用戶：heart520beat
隨著計算機運算速度的提高和計算機網(wǎng)絡(luò)的發(fā)展，基于離散對數(shù)問題和大整數(shù)因子分解問題的數(shù)字簽名算法越來越不能滿足信息安全的需要。為了滿足信息安全的要求，安全性依賴于橢圓曲線離散對數(shù)困難問題(ECDLP)的橢圓曲線密碼體制是當前密碼學界研究的熱點之一。現(xiàn)有的求解ECDLP的算法都是全指數(shù)時間復雜度的算法。由于專用集成電路具有速度快、性能好、安全性高等優(yōu)勢，使得采用專用集成電路來實現(xiàn)橢圓曲線密碼體制己成為主要趨勢。因此，本課題著眼于應(yīng)用，針對基于橢圓曲線數(shù)字簽名算法的FPGA實現(xiàn)進行了較為深入的探討與研究。 本課題從實際應(yīng)用的需要出發(fā)，以初等數(shù)論、有限域理論、數(shù)字簽名技術(shù)和橢圓曲線理論為依據(jù)，確定了如下基于橢圓曲線數(shù)字簽名算法的硬件實現(xiàn)方案：首先，對實現(xiàn)基于橢圓曲線數(shù)字簽名算法所需的算法和技術(shù)進行了剖析和系統(tǒng)設(shè)計。然后，按照層次化、模塊化的設(shè)計思想，在Xinlinx公司的ISE 7．1工具中，采用硬件描述語言VHDL作為設(shè)計輸入，對各運算器和控制模塊進行電路設(shè)計；采用Menter公司的ModelSim SE 6.2b工具對之進行功能仿真，以保證底層設(shè)計的正確性。最后，在確保每個模塊的設(shè)計正確的前提下，完成電路的總體設(shè)計，再進行總體設(shè)計的仿真與測試。 本課題對Schnorr數(shù)字簽名算法的改進，實現(xiàn)了比未改進前的Schnorr數(shù)字簽名算法平均節(jié)省三分之一的運行時間。對基于橢圓曲線數(shù)字簽名算法的設(shè)計也獲得了良好的指標：產(chǎn)生簽名只需要1ms多的時間，驗證簽名也需要不到3ms。本課題的研究對實現(xiàn)電子交易安全方面有重要的作用，尤其是在密鑰分配、電子貨幣、電子證券、電子商務(wù)和電子政務(wù)等領(lǐng)域都有重要的應(yīng)用價值，其成果具有廣泛的應(yīng)用前景。
標簽： 橢圓曲線 密碼體制 數(shù)字簽名算法
上傳時間： 2013-04-24
上傳用戶：獨孤求源
由于其很強的糾錯性能和適合硬件實現(xiàn)的編譯碼算法，卷積編碼和軟判決維特比譯碼目前已經(jīng)廣泛應(yīng)用于衛(wèi)星通信系統(tǒng)。然而隨著航天事業(yè)的發(fā)展，衛(wèi)星有效載荷種類的增多和分辨率的不斷提高，信息量越來越大。如何在低信噪比的功率受限信道條件下提高傳輸速率成為目前亟待解決的問題。本論文結(jié)合在研項目，在編譯碼算法、編譯碼器的設(shè)計與實現(xiàn)、編譯碼器性能提高三個方面對卷積編碼和維特比譯碼進行了深入研究，并進一步介紹了使用VHDL語言和原理圖混合輸入的方式，實現(xiàn)一種(7,3/4)增信刪余方式的高速卷積編碼器和維特比譯碼器的詳細過程；然后將設(shè)計下載到XILINX的Virtex2 FPGA內(nèi)部進行功能和時序確認，最終在整個數(shù)據(jù)傳輸系統(tǒng)中測試其性能。本文所實現(xiàn)的維特比譯碼器速率達160Mbps，遠遠高于目前國內(nèi)此領(lǐng)域內(nèi)的相關(guān)產(chǎn)品速率。 首先，論文具體介紹了卷積編碼和維特比譯碼的算法，研究卷積碼的各種參數(shù)(約束長度、生成多項式、碼率以及增信刪余等)對其譯碼性能的影響；針對項目需求，確定卷積編碼器的約束長度、生成多項式格式、碼率和相應(yīng)的維特比譯碼器的回歸長度。 其次，論文介紹了編解碼器的軟、硬件設(shè)計和調(diào)試一根據(jù)已知條件，使用VHDL語言和原理圖混合輸入的方式設(shè)計卷積編碼和維特比譯碼的源代碼和原理圖，分別采用功能和電路級仿真，確定卷積編碼和維特比譯碼分別需要占用的資源，考慮卷積編碼器和維特比譯碼器的具體設(shè)計問題，包括編譯碼的基本結(jié)構(gòu)，各個模塊的功能及實現(xiàn)策略，編譯碼器的時序、邏輯綜合等；根據(jù)軟件仿真結(jié)果，分別確定卷積編碼器和維特比譯碼器的接口、所需的FPGA器件選型和進行各自的印制板設(shè)計。利用卷積碼本身的特點，結(jié)合FPGA內(nèi)部結(jié)構(gòu)，采用并行卷積編碼和譯碼運算，設(shè)計出高速編譯碼器；對軟、硬件分別進行驗證和調(diào)試，并將驗證后的軟件下載到FPGA進行電路級調(diào)試。 最后，論文討論了卷積編碼和維特比譯碼的性能：利用已有的測試設(shè)備在整個數(shù)據(jù)傳輸系統(tǒng)中測試其性能(與沒有采用糾錯編碼的數(shù)傳系統(tǒng)進行比對)；在信道中加入高斯白噪聲，模擬高斯信道，進行誤碼率和信噪比測試。
上傳時間： 2013-04-24
上傳用戶：mingaili888
未來戰(zhàn)爭將以信息化戰(zhàn)場為支撐，以信息化武器裝備為主導，以信息化作戰(zhàn)為主要方式，信息安全是實施信息防御、奪取制信息權(quán)、獲取信息優(yōu)勢的關(guān)鍵要素，其建設(shè)與發(fā)展面臨新的挑戰(zhàn)和日益廣泛的應(yīng)用需求。 信息安全裝備是適應(yīng)新時期軍事通信建設(shè)的需求、保證軍事信息安全、軍隊指揮系統(tǒng)順暢的重要方面，深度包過濾技術(shù)是我軍信息安全領(lǐng)域的重要技術(shù)之一。進行深度包過濾技術(shù)的研究與實現(xiàn)具有非常重要的意義。 本文所做的工作主要有以下幾個方面： 1、提出了一種效率更高的字符串搜索算法OBM； 2、設(shè)計了過濾策略； 3、設(shè)計了各過濾規(guī)則/特征碼的數(shù)據(jù)結(jié)構(gòu)及整體數(shù)據(jù)結(jié)構(gòu)； 4、在FPGA中設(shè)計實現(xiàn)了QBM算法； 5、基于FPGA+FLASH結(jié)構(gòu)，設(shè)計了深度包過濾器整體方案，設(shè)計實現(xiàn)了一款既有訪問控制能力又有內(nèi)容過濾特點，高效、可配置、能反饋的內(nèi)容過濾器； 6、對所完成的設(shè)計進行了仿真，并給出了性能評估。
上傳時間： 2013-05-29
上傳用戶：夜月十二橋
紋理映射在計算機圖形計算中屬于光柵化階段，處理的是像素，主要的特點是數(shù)據(jù)的吞吐量大，對實時系統(tǒng)來說轉(zhuǎn)換的速度是一個關(guān)鍵的因素，人們尋求各種加速算法來提高運算速度。傳統(tǒng)的方法是用更快的處理器，并行算法或?qū)Ｓ糜布ｋS著數(shù)字技術(shù)的發(fā)展，尤其是可編程邏輯門陣列(FPGAs)的發(fā)展，提供了一種新的加速方法。FPGAs在密度和性能上都有突破性的發(fā)展，當前的FPGA芯片已經(jīng)能夠運算各種圖形算法，而在速度上與專用的圖形卡硬件相同。因此，F(xiàn)PGA芯片非常適合這項工作。 本文主要工作包括以下幾個方面： 1、本文提出了一種MIPmapping紋理映射優(yōu)化方法，改進了MIPmapping映射細化層次算法及紋理圖像的存儲方式，減少紋理尋址的計算量，提高紋理存儲的相關(guān)性。詳細內(nèi)容請閱讀第三章。 2、提出了一種MIPmapping紋理映射優(yōu)化方法的硬件實現(xiàn)方案，該方案針對移動設(shè)備對功耗和面積的要求，以及分辨率不高的特點，在參數(shù)空間到紋理地址的計算中用定點數(shù)來實現(xiàn)。詳細內(nèi)容請閱讀第四章。 3、實現(xiàn)了紋理映射流水線單元紋理地址產(chǎn)生電路，及紋理濾波電路的FPGA設(shè)計，并給出設(shè)計的綜合和仿真結(jié)果。詳細內(nèi)容請閱讀第五章4、實現(xiàn)了符合IEEE 754單精度標準的乘法、乘累加及除法運算器電路。乘法器采用改進型Booth編碼電路以減少部分積數(shù)量，用Wallace對部分積進行壓縮；乘累加器采用multiply-add fused算法，對關(guān)鍵路徑進行了優(yōu)化；除法器為基于改進型泰勒級數(shù)展開的查找表結(jié)構(gòu)實現(xiàn)，查找表尺寸只有208字節(jié)，電路為固定時延，在電路尺寸、延時及復雜度方面進行了較好的平衡。
上傳時間： 2013-04-24
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