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偽隨機序列發生器的FPGA設計與實現

  • 資源大?。?/b>2425 K
  • 上傳時間: 2013-06-20
  • 上傳用戶:flp123456
  • 資源積分:2 下載積分
  • 標      簽: FPGA 偽隨機序列 發生器

資 源 簡 介

偽隨機序列 (Pseudo-Random Sequence,PRS)廣泛應用于密碼學、擴頻通信、雷達、導航等領域,其設計和分析一直是國際上的研究熱點?;煦缧蛄凶鳛橐环N性能優良的偽隨機序列,近年來受到越來越多的關注。尋找一種性能更為良好的混沌偽隨機序列(ChaosPseudo Random Sequence,CPRS)并且完成其硬件實現,在理論研究與工程應用上都是十分有價值的?;谇醒舆t橢圓反射腔映射混沌系統(Tangent-Delay Ellipse Reflecting Cavity map System,TD-ERCS)已被理論分析和測試證明具有良好的密碼學性質。本文介紹了一種基于TD-ERCS構造偽隨機序列發生器 (Pseudo Random SequenceGenerator,PRSG)的新方法;并基于這種方法,提出了以現場可編程門陣列 (Field Programmable Gate Array,FPGA)為平臺的硬件設計實現方案,采用硬件描述語言 (VHSIC Hardware DescriptionLanguage,VHDL )完成了整個系統的設計,通過了仿真與適配,完成了硬件調試;詳細地論述了系統總體框架及內部模塊設計,重點介紹了TD-ERCS算法實現單元的設計,并在系統中設計加入了異步串行接口,完善了整個系統的模塊化,可使系統嵌入到現有的各類密碼系統與設備中;基于FDELPHI編程環境,完成了計算機應用軟件的設計,為使用基于TD-ERCS開發的PRSG硬件產品提供了人機交互界面,也為分析與測試硬件系統產生的CPRS提供了方便;同時依據美國國家標準與技術研究院 (National Institute of Standards andTechnology,NIST)提出的偽隨機序列性能指標,對軟件與硬件系統產生的CPRS進行了標準測試,軟件方法所得序列各項性能指標完全合格,硬件FPGA所得序列僅三項測試未能通過,其原因有待進一步研究。

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