一篇關(guān)于使用cordic實現(xiàn)動態(tài)配置以提高FPGA的整體性能的高效算法具體詳解，很實用哦
標簽： cordic FPGA 動態(tài)配置 性能
上傳時間： 2013-08-13
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FPGA可促進嵌入式系統(tǒng)設(shè)計改善即時應(yīng)用性能，臺灣人寫的，關(guān)于FPGA應(yīng)用的技術(shù)文章
標簽： FPGA 嵌入式 系統(tǒng) 性能
上傳時間： 2013-08-20
上傳用戶：liuwei6419
實現(xiàn)一個用于CDMA2000系統(tǒng)的短幀交織器,計算比較了12*16,13*15,14*14三種交織形式的性能!
標簽： CDMA 2000 14 12
上傳時間： 2013-08-22
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本文件是基于FPGA的QPSK調(diào)制解調(diào)性能仿真
標簽： FPGA QPSK 調(diào)制解調(diào) 性能仿真
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文章介紹了石英晶體振蕩器的特點及性能參數(shù)，由于人工測量繁瑣，且容易出錯等不足，提出了一種智能測量方法。該方法利用計算機控制技術(shù)，實現(xiàn)自動測試石英晶體振蕩器的性能參數(shù)，并打印測試結(jié)果，減少了強度，提高了檢測效率。
標簽： 石英晶體振蕩器 性能 參數(shù)測試 系統(tǒng)研究
上傳時間： 2013-11-22
上傳用戶：yy541071797
ADC需要FFT處理器來評估頻譜純度，DAC則不同，利用傳統(tǒng)的模擬頻譜分析儀就能直接 研究它所產(chǎn)生的模擬輸出。DAC評估的挑戰(zhàn)在于要產(chǎn)生從單音正弦波到復(fù)雜寬帶CDMA信 號的各種數(shù)字輸入。數(shù)字正弦波可以利用直接數(shù)字頻率合成技術(shù)來產(chǎn)生，但更復(fù)雜的數(shù)字 信號則需要利用更精密、更昂貴的字發(fā)生器來產(chǎn)生。 評估高速DAC時，最重要的交流性能指標包括：建立時間、毛刺脈沖面積、失真、無雜散 動態(tài)范圍(SFDR)和信噪比(SNR)。本文首先討論時域指標，然后討論頻域指標。
標簽： 013 DAC MT 性能
上傳時間： 2013-10-27
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通過單個加速度計增強計步器的性能
標簽： 加速度計 計步器 性能
上傳時間： 2013-10-17
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針對RC橋式低頻信號振蕩器的性能和應(yīng)用，對振蕩電路的基本結(jié)構(gòu)及性能指標進行探討，分別從選頻網(wǎng)絡(luò)、穩(wěn)幅環(huán)節(jié)及頻率可調(diào)三個方面對電路性能進行改進，并結(jié)合仿真軟件進行驗證，得出性能完善，頻率可在17 Hz~265.4 kHz之間連續(xù)可調(diào)的正弦波振蕩器。
標簽： RC橋 振蕩電路 性能 仿真
上傳時間： 2013-11-23
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晶體管的結(jié)構(gòu)及性能
標簽： 晶體管 性能
上傳時間： 2013-10-11
上傳用戶：dudu1210004
數(shù)字接收機輸入端的信噪比對其捕獲性能具有較大的影響，文中通過理論和大量實驗反正分析了量化位數(shù)對導(dǎo)航信號相對捕獲峰值及信噪比的影響，并分析了在給定抗干擾指標下衛(wèi)星導(dǎo)航抗干擾系統(tǒng)所需的最小及最多量化位數(shù)，為實現(xiàn)導(dǎo)航抗干擾系統(tǒng)時合理選擇量化位數(shù)提供了理論依據(jù)。
標簽： 量化 抗干擾 性能影響
上傳時間： 2013-10-09
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