8310是一款內部集成了上、下MOS管的同步整流降壓型高效率開關變換器，上、下管的規格分別為36V 耐壓/360 mΩ內阻，36V耐壓/170mΩ內阻。該變換器可以在4.5V~36V的寬輸入電壓范圍內輸出1.5A連續電流。內部采用了逐周期的峰值電流控制模式，使得芯片能夠實現快速動態響應的要求。同時8310集成了線補，內部補償電路，可設置的輸出電流限流電路。CC/CV控制電路，保證了輸出在恒壓和恒流控制之間進行平滑的切換。外置可編程軟起動時間電路可以很好的限制芯片啟動時的輸入啟動沖擊電流。 聯系人：唐云先生（銷售工程） 手機：13530452646(微信同號) 座機：0755-33653783 （直線） Q Q: 2944353362
上傳時間： 2019-03-18
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高效率7.6 V, 700 mA隔離式LED驅動器.pdf設計特色精確的初級側恒壓／恒流控制器(CV/CC)省去了光耦器和所有次級側CV/CC控制電路無需電流檢測電阻，即可達到最高效率使用元件少、低成本的解決方案自動重啟動保護功能可在輸出短路或開環條件下可將輸出功率降低到95%以下遲滯熱關斷功能可防止電源損壞滿足CEC及能源之星2.0效率要求：
上傳時間： 2021-12-09
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本書是“實用電子電路設計叢書”之一。本書內容分基礎部分（1~5章）和應用部分（6~9章）。前者主要介紹OP放大器的零點、漂移及噪聲，增益與桶位，相位補償及技馬，OP放大器的選擇和系統設計；后者則主要介紹OP放大器作為反相放大器、正相放大器、差動放大器的應用，OP放大囂在恒壓、恒流電路和微分、積分電路中的應用以及基于非線性元件的應用，比較放大器中的應用，等等.本書面向實際需要，理論聯系實際，列舉大量實用性、技術性強的電路，使讀者從原理到應用，對OP放大器有個系統的了解，以便能夠應付電路中可能出現的更加復雜的情況和故障。本書適用對象是相關領域工程技術人員以及大學相關專業本科生、研究生；也可供廣大的愛好者學習參考。
上傳時間： 2022-06-23
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2018年的恩智浦智能車競賽，無線節能組的充電接收電路，同步整流技術，可以限流限壓保護。可以恒功率，恒壓與恒流充電
上傳時間： 2022-07-22
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ASIC對產品成本和靈活性有一定的要求.基于MCU方式的ASIC具有較高的靈活性和較低的成本,然而抗干擾性和可靠性相對較低,運算速度也受到限制.常規ASIC的硬件具有速度優勢和較高的可靠性及抗干擾能力,然而不是靈活性較差,就是成本較高.與傳統硬件(CHW)相比,具有一定可配置特性的場可編程門陣列(FPGA)的出現,使建立在可再配置硬件基礎上的進化硬件(EHW)成為智能硬件電路設計的一種新方法.作為進化算法和可編程器件技術相結合的產物,可重構FPGA的研究屬于EHW的研究范疇,是研究EHW的一種具體的實現方法.論文認為面向分類的專用類可重構FPGA(ASR-FPGA)的研究,可使可重構電路粒度劃分的針對性更強、設計更易實現.論文研究的可重構FPGA的BCH通訊糾錯碼進化電路是一類ASR-FPGA電路的具體方法,具有一定的實用價值.論文所做的工作主要包括:(1)BCH編譯碼電路的設計——求取實驗用BCH碼的生成多項式和校驗多項式及其相應的矩陣并構造實驗用BCH碼;(2)建立基于可重構FPGA的基核——構造具有可重構特性的硬件功能單元,以此作為可重構BCH碼電路的設計基礎;(3)構造實現可重構BCH糾錯碼電路的方法——建立可重構糾錯碼硬件電路算法并進行實驗驗證;(4)在可重構糾錯碼電路基礎上,構造進化硬件控制功能塊的結構,完成各進化RLA控制模塊的驗證和實現.課題是將可重構BCH碼的編譯碼電路的實現作為一類ASR-FPGA的研究目標,主要成果是根據可編程邏輯電路的特點,選擇一種可編程樹的電路模型,并將它作為可重構FPGA電路的基核T;通過對循環BCH糾錯碼的構造原理和電路結構的研究,將基核模型擴展為能滿足糾錯碼電路需要的糾錯碼基本功能單元T;以T作為再劃分的基本單元,對FPGA進行"格式化",使T規則排列在FPGA上,通過對T的控制端的不同配置來實現糾錯碼的各個功能單元;在可重構基核的基礎上提出了糾錯碼重構電路的嵌套式GA理論模型,將嵌套式GA的染色體串作為進化硬件描述語言,通過轉換為相應的VHDL語言描述以實現硬件電路;采用RLA模型的有限狀態機FSM方式實現了可重構糾錯碼電路的EHW的各個控制功能塊.在實驗方面,利用Xilinx FPGA開發系統中的VHDL語言和電路圖相結合的設計方法建立了循環糾錯碼基核單元的可重構模型,進行循環糾錯BCH碼的電路和功能仿真,在Xilinx公司的Virtex600E芯片進行了FPGA實現.課題在研究模型上選取的是比較基本的BCH糾錯碼電路,立足于解決基于可重構FPGA核的設計的基本問題.課題的研究成果及其總結的一套ASR-FPGA進化硬件電路的設計方法對實際的進化硬件設計具有一定的實際指導意義,提出的基于專用類基核FPGA電路結構的研究方法為新型進化硬件的器件結構的設計也可提供一種借鑒.
上傳時間： 2013-07-01
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特點： 精確度0.1%滿刻度 可作各式數學演算式功能如:A+B/A-B/AxB/A/B/A&B(Hi or Lo)/|A|/ 16 BIT類比輸出功能 輸入與輸出絕緣耐壓2仟伏特/1分鐘(input/output/power) 寬范圍交直流兩用電源設計 尺寸小,穩定性高
上傳時間： 2014-12-23
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透過增加輸入電容，可以在獲得更多鏈波電流的同時，還能藉由降低輸入電容的壓降來縮小電源的工作輸入電壓範圍。這會影響電源的變壓器圈數比以及各種電壓與電流應力(current stresscurrent stress current stresscurrent stress current stress current stress )。電容鏈波電流額定值越大，應力越小，電源效率也就越高。
上傳時間： 2013-11-11
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針對傳統電鍍電源體積大、實現方式復雜以及輸出紋波大的特點，提出了一種新型的DC/DC變換器，采用雙閉環PWM實時控制方式，具有恒電流和恒電壓兩種工作方式。用該方法設計了一組9.6 kW電源模塊，實驗表明，電源輸出紋波系數小于1%，效率達到90%。
上傳時間： 2013-10-28
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特點(FEATURES) 精確度0.1%滿刻度 (Accuracy 0.1%F.S.) 可作各式數學演算式功能如:A+B/A-B/AxB/A/B/A&B(Hi or Lo)/|A| (Math functioA+B/A-B/AxB/A/B/A&B(Hi&Lo)/|A|/etc.....) 16 BIT 類比輸出功能(16 bit DAC isolating analog output function) 輸入/輸出1/輸出2絕緣耐壓2仟伏特/1分鐘(Dielectric strength 2KVac/1min. (input/output1/output2/power)) 寬范圍交直流兩用電源設計(Wide input range for auxiliary power) 尺寸小,穩定性高(Dimension small and High stability)
上傳時間： 2013-11-24
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a_bit equ 20h ;個位數存放處 b_bit equ 21h ;十位數存放處 temp equ 22h ;計數器寄存器 star: mov temp,#0 ;初始化計數器 stlop: acall display inc temp mov a,temp cjne a,#100,next ;=100重來 mov temp,#0 next: ljmp stlop ;顯示子程序 display: mov a,temp ;將temp中的十六進制數轉換成10進制 mov b,#10 ;10進制/10=10進制 div ab mov b_bit,a ;十位在a mov a_bit,b ;個位在b mov dptr,#numtab ;指定查表啟始地址 mov r0,#4 dpl1: mov r1,#250 ;顯示1000次 dplop: mov a,a_bit ;取個位數 MOVC A,@A+DPTR ;查個位數的7段代碼 mov p0,a ;送出個位的7段代碼
上傳時間： 2013-11-06
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