用VHDL語言編寫的代碼，以供大家學(xué)習(xí)和交流，方便大家學(xué)習(xí)！
標(biāo)簽： VHDL 語言 編寫 代碼
上傳時(shí)間： 2013-09-05
上傳用戶：龍飛艇
用VHDL語言在CPLD/FPGA上實(shí)現(xiàn)浮點(diǎn)運(yùn)算的方法
標(biāo)簽： VHDL CPLD FPGA 語言
上傳用戶：life840315
工作原理：\r\n 脈沖輸入，記錄30個(gè)脈沖的間隔時(shí)間（總時(shí)間），LED顯示出來，牽涉到數(shù)碼管的輪流點(diǎn)亮，以及LED的碼。輸入端口一定要用個(gè)\r\n74LS14整一下，圖上沒有。數(shù)碼管使用共陰數(shù)碼管。MAXPLUS編譯。\r\n測(cè)試時(shí)將光電門的信號(hào)端一塊連接到J2口的第三管腳，同時(shí)第一管腳為地，應(yīng)該與光電門的地連接（共地）。\r\n開始測(cè)試：\r\n 按下按鍵，應(yīng)該可以見到LED被點(diǎn)亮，指示可以開始轉(zhuǎn)動(dòng)轉(zhuǎn)動(dòng)慣量盤，等遮光片遮擋30次光電門后，\r\n LED熄滅，數(shù)碼管有數(shù)字顯示，此為時(shí)間值，單位為秒，與
標(biāo)簽： CPLD LED 控制 數(shù)碼管
上傳用戶：123454
cpld的入門交流：CPLD的跑馬燈一個(gè)簡(jiǎn)易型cpld試驗(yàn)電路用VHDL語言遍的
標(biāo)簽： cpld CPLD VHDL 交流
上傳時(shí)間： 2013-09-06
上傳用戶：blacklee
用8031加載ALtera的FPGA，也可用于Xilinx的FPGA的加載
標(biāo)簽： ALtera 8031 FPGA
上傳用戶：txfyddz
用allegro畫的ddr存儲(chǔ)器電路。六層板設(shè)計(jì)，很好的參考資料
標(biāo)簽： allegro ddr 存儲(chǔ)器 六層板
上傳用戶：ddddddos
用fpga實(shí)現(xiàn)fft
標(biāo)簽： fpga fft
上傳用戶：菁菁聆聽
用VHDL語言在CPLD上實(shí)現(xiàn)串行通信
標(biāo)簽： VHDL CPLD 語言 串行通信
上傳用戶：q3290766
用maxplus2實(shí)現(xiàn)的一種通用邏輯模塊，背景是一個(gè)基于dsp的嵌入式開發(fā)板，上面的邏輯模塊全用cpld實(shí)現(xiàn)。此模塊可以供以后的嵌入式開發(fā)作參考。
標(biāo)簽： maxplus2 邏輯 模塊
上傳用戶：懶龍1988
用vhdl編寫的基于fpga的數(shù)字頻率計(jì)程序算法
標(biāo)簽： vhdl fpga 編寫 數(shù)字頻率計(jì)
上傳時(shí)間： 2013-09-07
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