完整的jpeg encoder verilog code,DCT部分採用1991 IEEE transection paper,利用skew circular convolution來實現精簡電路
標簽： convolution transection circular encoder
上傳時間： 2014-01-20
上傳用戶：waizhang
是一個用verilog寫成的加法器電路,可把七個元件加起來
標簽： verilog 加法器 元件
上傳時間： 2014-01-07
上傳用戶：zhangzhenyu
verilog除頻器可用於編碼段運用可以穩定電路設計
標簽： verilog
上傳時間： 2013-12-26
上傳用戶：372825274
數位電子時鐘 用自製圖檔製成 不是用quartusII 內建的圖檔製成
標簽： quartusII
上傳時間： 2016-11-13
上傳用戶：遠遠ssad
透過電腦觀察紅外線和無線波形,有線路圖,自己做
標簽： 波形
上傳時間： 2014-01-13
上傳用戶：lvzhr
用於相位法激光測距的電路系統設計----
標簽： 相位法 激光 系統
上傳時間： 2017-04-21
上傳用戶：dave520l
本設計要點介紹了兩款能夠增加太陽能電池板接收能量的簡單電路。在這兩款電路中，均由太陽能電池板給電池充電，再由電池在沒有陽光照射的情況下提供應用電路運作所需的電源。
標簽： 性能 減 太陽能電池板 尺寸
上傳時間： 2013-11-16
上傳用戶：KSLYZ
這是一個非常好的key scan and display控制電路和程式
標簽： display scan key and
上傳時間： 2015-03-06
上傳用戶：shus521
簡單的串列埠自我測試持式 測試硬體電路是否正確
標簽： 正
上傳時間： 2015-04-25
上傳用戶：FreeSky
最優合并問題 給定K個排好序的序列s1,s2,...,sk,用2 路合并算法將這k個序列合并成一個序列。 假設所采用的2路合并算法合并2個長度分另為m 和n的序列需要m+n-1次比較。試設計一個算法確定合并這個序列的最優合并順序，使所需的總比較次數最少。
標簽： 合并 序列 算法 sk
上傳時間： 2014-11-29
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