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抗干擾驅動芯片

  • u盤芯片識別工具,免費下載

    u盤 芯片 識別 工具 , 免費 下載

    標簽: 芯片識別 免費下載

    上傳時間: 2013-07-14

    上傳用戶:gaorxchina

  • easy,51pro,3.0編程器在2.0的基礎上增加了更多的芯片器件

    easy,51pro,3.0編程器在2.0的基礎上增加了更多的芯片器件

    標簽: easy 3.0 2.0 pro

    上傳時間: 2013-07-25

    上傳用戶:qazwsc

  • OFDM信道估計模塊運算部件的FPGA設計

    正交頻分復用(OnIlogonaJ Frequency Division Multiplexing,OFDM)技術通過將整個信道分為多個帶寬相等并行傳輸的子信道,通過將信息經過子信道獨立傳輸來實現通信,子信道的正交性可以保證最大限度的利用頻譜資源。OFDM系統通過循環前綴來消除符號間干擾(ISI),通過IDFT/DFT調制解調降低了系統實現的復雜度。由于其頻譜利用率高,抗多徑能力強,在多種通信場合中都得到了應用。雖然有著上述優點,但為了準確的恢復信號,信道估計是OFDM系統中必須實現的一環。 本文正是針對OFDM接收機中的信道估計模塊的運算部件的實現進行了研究。首先,研究了OFDM信道估計的LS算法,一階線性插值算法,二次多項式插值算法,建立了適用于寬帶通信系統的信道估計模塊模型。其次研究了加法器電路和乘法器電路的實現,包括進位行波加法器,曼徹斯特進位鏈,超前進位加法器和乘法原理,陣列乘法器,wallace樹乘法器及BOOTH編碼算法,并分析了各種電路的特性及優缺點。接著研究了幾種主要的除法器設計算法,包括數字循環算法,基于函數迭代的算法,以及CORDIC算法,結合信道估計的特點選擇了函數迭代和CORDIC算法作為具體實現的方法。最后,在前面的設計的基礎上在FPGA芯片上實現了前面的設計方案。

    標簽: OFDM FPGA 信道估計 模塊

    上傳時間: 2013-06-06

    上傳用戶:yyyyyyyyyy

  • 基于FPGA的π4-DQPSK全數字中頻發射機和接收機的實現

    本文以電子不停車收費系統課題為背景,設計并實現了基于FPGA的π/4-DOPSK全數字中頻發射機和接收機。π/4-DQPSK廣泛應用于移動通信和衛星通信中,具有頻帶利用率高、頻譜特性好、抗衰落性能強的特點。 近年來現場可編程門陣列(FPGA)器件在芯片邏輯規模和處理速度等方面性能的迅速提高,用硬件編程實現無線功能的軟件無線電技術在理論和實用化上都趨于成熟和完善,因此可以把數字調制,數字上/下變頻,數字解調在同一塊FPGA上實現,即實現了中頻發射機和接收機一體化的片上可編程系統(SOPC,System On Programmabie Chip)。 本文首先根據指標要求對數字收發機方案進行設計,確定了適合不停車收費系統的全數字發射機和接收機的結構,接著根據π/4-DQPSK發射機和接收機的理論,設計并實現了基于FPGA的成形濾波器SRRC、半帶濾波器HB和定時算法并給出性能分析,最后給出硬件測試平臺上結果和測試結果分析。

    標簽: DQPSK FPGA 全數字 中頻

    上傳時間: 2013-07-18

    上傳用戶:saharawalker

  • 16QAM基帶Modem的FPGA芯片設計

    本文對16QAM基帶Modem的FPGA芯片設計進行了研究與論述.首先介紹了16QAM調制的原理和16QAM基帶Modem的FPGA芯片總體設計,以及一些FPGA設計的基本原則.接著介紹了高性能濾波器的FPGA設計方法,并采用多相結構濾波器和分布式算法(DA)設計了發送端平方根升余弦滾降濾波器.然后介紹了自適應盲均衡器的設計,該均衡器是一個復數結構的橫向濾波器,采用復用抽頭的結構來節省資源,本文對自適應均衡器的核心運算單元-采用booth編碼算法設計的高性能乘累加(MAC)運算單元進行了詳細描述.接下來介紹了載波恢復環路的FPGA設計,這是一個數字二階鎖相環,本文推導了數字二階鎖相環和模擬二階鎖相環的對應關系.DD相位檢測算法中的反正切函數tan

    標簽: Modem FPGA QAM 16

    上傳時間: 2013-04-24

    上傳用戶:dajin

  • 過零檢測專用芯片

    非常不錯的過零檢測芯片,DIP8封裝,外圍器件極少

    標簽: 過零檢測 專用芯片

    上傳時間: 2013-04-24

    上傳用戶:WANGXIAN001

  • NEC芯片資料79F8513

    NEC芯片資料79F8513,芯片學習資料,共閱參考!

    標簽: 79F8513 NEC 芯片資料

    上傳時間: 2013-04-24

    上傳用戶:leehom61

  • OFDM系統中信道均衡的技術研究及基于FPGA的實現

    最新的研究進展是OFDM的出現,并且在2000年出現了第一個采用此技術的無線標準(HYPERLAN-Ⅱ)。由于它與TDMA及CDMA相比能處理更高數據速率,因此可以預想在第四代系統中也將使用此技術。 寬帶應用和高速率數據傳輸是OFDM調制/多址技術通信系統的重要特征之一。作者通過參與國家863計劃項目“OFDM通信系統”一年以來的研發工作,對OFDM通信系統及相關技術有了深入的理解,積累了大量實際經驗,并在相關工作中取得了部分研究成果。 另一方面,關于寬帶自適應均衡技術的研究在近年來也引起了廣泛的關注。它是補償信道畸變的重要的技術之一。作者通過參與該項目FPGA部分的開發與調試工作,基于單片FPGA實現了均衡部分;此外,作者在頻域自適應均衡算法方面也取得了一些理論成果。 本文的主體部分就是根據上述工作的內容展開的。 首先介紹了本課題相關技術的發展情況,主要包括:OFDM系統的技術原理、技術優勢、歷史和現狀,均衡技術的特點和發展等。末尾敘述了本課題的來源和研究意義,并簡介了作者的主要工作和貢獻。確定將WSSUS分布和瑞利衰落作為本文研究的信道模型。主要分析了常用的時域均衡器,均是單載波非擴頻數字調制中常用到的均衡器和均衡算法,為接下來的進一步研究作理論參考。 接著,論述了均衡必須用到的信道估計技術。重點就該方案的核心算法(頻域均衡算法)進行了數學上進行了較深入的研究,建立系統模型,并據此推導了三種頻域均衡的算法:頻域消除HICI,Gauss-Seidel迭代算法,頻域線性內插。采用WSSUS信道模型進行了計算機仿真,得出了采用這些均衡算法在不同條件下的性能曲線。并且系統地、有重點地對該方案的原理和實質進行了較深入的討論。歸納比較了各種算法的算法復雜度和能達到的性能,并且結合信道糾錯編解碼進行了細致的分析。進一步嘗試設計了無線局域網OFDM系統的設計,采用典型的歐洲Hyperlan2系統為例,把研究成果引入到實際的整個系統中來看。結合具體的系統指出了該均衡算法在抗衰落和相位偏移方面的應用。 最后,描述了利用Xilinx的xc2v3000-4FG676型號芯片針對OFDM系統實現頻域自適應均衡的方法,主要給出了設計方法、時序仿真結果和處理速度估值等;并結合最新的FPGA發展動態和特點,對基于FPGA實現其他均衡算法的升級空間進行了討論。 本文的結束語中,對作者在本文中所作貢獻進行了總結,并指出了仍有待深入研究的幾個問題。

    標簽: OFDM FPGA 信道

    上傳時間: 2013-04-24

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  • FPGA芯片關鍵電路設計

    現場可編程門陣列(FPGA)器件是能通過對其進行編程實現具有用戶規定功能的電路,特別適合集成電路的新品開發和小批量ASIC電路的生產。近幾年來,FPGA的發展非常迅速,但目前國內廠商所使用的FPGA芯片主要還是從國外進口,這種狀況除了給生產廠家帶來很大的成本壓力以外,同時也影響到國家信息產業的保密和安全問題,因此在國內自主研發FPGA便成為一種必然的趨勢。 基于上述現實狀況及國內市場的巨大需求,中國電子科技集團公司第58研究所近年來對FPGA進行了專項研究,本論文正是作為58所專項的一部分研究工作的總結。本文深入研究了FPGA的相關設計技術,并進行了實際的FPGA器件設計,研究工作的重點是在華潤上華(CSMC)0.5μm標準CMOS工藝基礎上進行具有6000有效門的FPGA的電路設計與仿真。 論文首先闡述了可編程邏輯器件的基本結構,就可編程邏輯器件的發展過程及其器件分類,對可編程只讀存儲器、現場可編程邏輯陣列、可編程陣列邏輯、通用邏輯陣列和復雜PLD等的基本結構特點進行了討論。接著討論了FPGA的基本結構與分類及它的編程技術,另外還闡述了FPGA的集成度和速率等相關問題。并根據實際指標要求確定本文研究目標FPGA的基本結構和它的編程技術,在華潤上華0.5μm標準CMOS工藝的基礎上,進行一款FPGA芯片的設計研究工作。進行了可編程邏輯單元的基本結構的設計,并用CMOS邏輯和NMOS傳輸管邏輯實現了函數發生器、快速進位鏈和觸發器的電路設計,并對其進行了仿真,達到了預期的目標。

    標簽: FPGA 芯片 電路設計

    上傳時間: 2013-07-18

    上傳用戶:zaizaibang

  • 基于FPGA的JPEG編解碼芯片設計

    近年來,隨著微電子技術的高速發展,數字圖像壓縮編碼技術的逐漸成熟,實時圖象處理在多媒體、HDTV、圖像通信等領域有著越來越廣泛的應用,圖像壓縮/解壓的IC芯片也已成為多媒體技術的核心,實現這些算法芯片的研究成為信息產業的新熱點.該文基于FPGA設計了JPEG圖像壓縮編解碼芯片,通過改進算法優化結構,在合理地利用硬件資源的條件下,有效地挖掘出算法內在的并行性.在JPEG編碼器設計中,改進了JEONG的DCT變換算法,采用流水線優化算法解決時間并行性問題,提高了DCT/IDCT模塊的運算速度;設計了基于查找表結構的定點乘法器,便于在設計中共享乘法單元,以適應流水線設計的要求;依據Huffman編碼表的規律性,采用并行查找表結構,用較少的存儲單元完成Huffman編解碼的運算,同時也提高了編解碼速度.在JPEG解碼器設計中,根據Huffman碼字本身的特點和JPEG標準,設計了一種Huffman碼字分組結構,基于該結構提出分組Huffman查找表及地址編碼的設計方法,進而完成了新的快速Huffman解碼算法及其模塊設計.整個設計及其各個模塊都在ALTERA公司的EDA工具QUARTUSII平臺上進行了邏輯綜合及功能和時序仿真.綜合和仿真結果表明,基于FPGA的JPEG圖像編解碼芯片消耗很少的FPGA硬件資源,達到了較高的工作頻率,在速度和資源利用率方面均達到了較優的狀態,可滿足實時JPEG圖像編解碼的要求.在邏輯設計的基礎上,該設計可以進一步作硬件仿真和實驗,將源代碼燒錄進FPGA芯片,作為獨立器件或有自主知識產權的JPEG IP模塊,應用于可視電話、手機和會議電視等低成本JPEG編解碼系統的實現.

    標簽: FPGA JPEG 編解碼 芯片設計

    上傳時間: 2013-05-31

    上傳用戶:yuying4000

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